具有在集成电路的不同层上的读/写端口和访问逻辑单元的三维(3D)存储单元

摘要

公开了三维(3D)集成电路(IC)(3DIC)中的3D存储单元分离。还公开了相关的3DIC、3DIC处理器内核和方法。在本文所公开的实施例中，存储块的存储读访问端口从存储单元中分离到3DIC的不同层中。3DIC实现了更高的器件封装密度、更低的互连延迟和更低的成本。以此方式，可以针对读访问端口和存储单元提供不同的供应电压，以便能够降低用于读访问端口的供应电压。因此可以提供存储单元中的静态噪声容限和读/写噪声容限。还可以避免在未分离的存储块中提供多个电源供应轨，其中在未分离的存储块中提供多个电源供应轨增加了面积。

说明书

优先权申请

本申请要求享有于2013年3月15日递交的、名称为 “THREE-DIMENSIONAL(3D)MEMORYCELLSEPARATIONAMONG 3DINTEGRATEDCIRCUIT(IC)TIERS,ANDRELATED3DINTEGRATED CIRCUITS(3DICS),3DICPROCESSORCORES,ANDMETHODS”的美国 临时专利申请序列号No.61/800,220的优先权，故以引用方式将其全部内容 并入本文。

本申请还要求享有于2013年7月11日递交的、名称为 “THREE-DIMENSIONAL(3D)MEMORYCELLSEPARATIONAMONG 3DINTEGRATEDCIRCUIT(IC)TIERS,ANDRELATED3DINTEGRATED CIRCUITS(3DICS),3DICPROCESSORCORES,ANDMETHODS,”的美国 专利申请序列号No.13/939,274的优先权，故以引用方式将其全部内容并入 本文。

技术领域

概括地说，本公开内容的技术涉及三维(3D)集成电路(IC)(3DIC) 以及它们供处理器内核(包括中央处理单元(CPU)内核和其它数字处理 器内核)的使用。

背景技术

在基于处理器的架构中，存储结构用于数据存储。存储结构的一个例 子是寄存器。寄存器是作为处理单元(例如，中央处理单元(CPU)或者 其它数字处理器)的一部分的、可用的小量存储装置。寄存器用于临时地 存储数据，作为由算术逻辑单元(ALU)进行的指令执行的一部分。寄存 器具有比主存储器更快的访问时间。通过对指令的操作将来自存储器(例 如，高速缓存存储器)的数据加载到寄存器中以用于执行算术运算和操作。 存储在寄存器中的经操作的数据往往通过相同的指令或后续的指令被存储 回主存储器中。

寄存器堆(registerfile)是处理单元中的处理寄存器的阵列。寄存器堆 在处理器操作中起着关键的作用，因为寄存器堆通常是基于处理器的系统 中最繁忙的储存单元。现代的基于集成电路的寄存器堆通常通过具有多个 端口的高速静态随机存取存储器(SRAM)的方式来实现。基于SRAM的 寄存器堆具有专用的读和写端口，以提供更快的读和写访问，而普通的多 端口的SRAM通过相同的端口来共享读和写访问。

寄存器堆具有若干个能够影响它们的性能的特征。例如，提供较大的 寄存器堆要求集成电路(IC)中大的覆盖区面积。较大的覆盖区面积会增 加寄存器堆的访问延迟。较大的覆盖区面积还会增加外围逻辑单元面积并 且产生针对围绕寄存器堆放置的其它组件的重新时序弧(retimingarc)。多 个供应电压轨可以用于提供足够的电压来避免因静态噪声容限(SNM)和 读/写(R/W)噪声容限(RWNM)不足而引起存储位中的无意翻转。如果 在寄存器堆内提供多个电源供应轨以便能够单独供应并降低用于SRAM读 访问端口的供应电压，则针对寄存器堆将要求IC中的额外面积。在多核处 理单元中(例如在许多常规计算机中所使用的)加剧了这些问题中的许多 问题。

发明内容

本文所公开的实施例包括三维(3D)集成电路(IC)(3DIC)层中的 3D存储单元分离。还公开了相关的3DIC、3DIC处理器内核和方法。在本 文所公开的实施例中，存储块的存储读访问端口从存储单元中分离到3DIC 的不同层中。3DIC实现了更高的器件封装密度、更低的互连延迟和更低的 成本。以此方式，可以针对读访问端口和存储单元提供不同的供应电压， 以便能够降低用于读访问端口的供应电压。因此可以提供存储单元中改进 的静态噪声容限(SNM)和读/写(R/W)噪声容限(RWNM)。还可以避 免在未分离的存储块内提供多个电源供应轨，其中在未分离的存储块内提 供多个电源供应轨增加了面积。

在这方面，在一个实施例中，公开了一种3D存储块。所述3D存储块 包括：存储单元，其设置在3DIC的第一层中。所述3D存储块还包括：至 少一个读访问端口，其设置在所述3DIC的第二层中，所述至少一个读访问 端口被配置为提供对所述存储单元的读访问。所述3D存储块还包括：至少 一个单片式层间通孔(MIV)，所述至少一个MIV将所述至少一个读访问端 口耦合到所述存储单元。

在另一个实施例中，公开了一种3D存储块。所述3D存储块包括：存 储单元，其设置在3DIC的第一层中。所述3D存储块还包括：至少一个用 于读取的单元，其设置在所述3DIC的第二层中，所述至少一个用于读取的 单元被配置为提供对所述存储单元的读访问。所述3D存储块还包括：至少 一个MIV，所述至少一个MIV将所述至少一个用于读取的单元耦合到所述 存储单元。

在另一个实施例中，公开了一种形成3D存储块的方法。所述方法包括 形成3DIC的第一层。所述方法还包括：在所述3DIC的所述第一层内形成 存储单元。所述方法还包括形成所述3DIC的第二层。所述方法还包括：在 所述3DIC的第二层内形成至少一个读访问端口，所述至少一个读访问端口 被配置为提供对所述存储单元的读访问。所述方法还包括通过至少一个 MIV将所述至少一个读访问端口耦合到所述存储单元。

附图说明

图1A是示例性的常规寄存器堆的框图；

图1B是具有多个读和写端口的示例性的常规寄存器堆的框图；

图2是示例性的常规四位寄存器的简要示意图；

图3A是具有单个内核的示例性集成电路(IC)的简要框图；

图3B是具有多个内核的示例性IC的简要框图；

图4是具有跨越三维(3D)IC(3DIC)的多个层分布的寄存器的示例 性单片式3DIC的简要框图；

图5是具有跨越3DIC的多个层分布的寄存器的示例性3DIC的横截面 视图；以及

图6是可以包括图4或图5的寄存器的、示例性的基于处理器的系统 的框图。

具体实施方式

现在参考附图，描述了本公开内容的若干个示例性的实施例。本文使 用词语“示例性的”来表示“用作示例、实例或说明”。本文中被描述为“示 例性的”任何实施例不一定解释为比其它实施例优选或有利。

具体实施方式中所公开的实施例包括三维(3D)集成电路(IC)(3DIC) 层中的3D存储单元分离。还公开了相关的3DIC、3DIC处理器内核和方法。 在本文所公开的实施例中，存储块的存储读访问端口从存储单元中分离到 3DIC的不同层中。3DIC实现了更高的器件封装密度、更低的互连延迟和 更低的成本。以此方式，可以针对读访问端口和存储单元提供不同的供应 电压，以便能够降低用于读访问端口的供应电压。因此可以提供存储单元 中的静态噪声容限(SNM)和读/写(R/W)噪声容限(RWNM)。还可以 避免在未分离的存储块中提供多个电源供应轨，其中在未分离的存储块中 提供多个电源供应轨增加了面积。

单片式3DIC提供了额外的自由度来针对高密度和低功率设计重新组 织逻辑系统。寄存器堆(其无疑是最繁忙的储存单元)起着连接逻辑运算 单元的重要作用。本公开内容提供了一种寄存器堆内核单元设计，其中位 或反相位(bitb)信号连接到3DIC的至少两层中的晶体管。在该设计中， 对单元电压、读访问电源供应和写访问电源供应进行解耦合，以改善R/W 容限和功耗。还可以显著地减小寄存器堆的覆盖区。虽然本公开内容非常 适合于与寄存器堆一起使用，但是本公开内容也适用于其它的存储设备， 例如高速缓存存储器或随机存取存储器(RAM)并且特别适用于静态RAM (SRAM)。本文中这种存储器类型被统称为“存储块”。

在陈述3DIC中多层寄存器的具体细节之前，参考图1A-图3B提供了 对寄存器的各单元以及寄存器如何适当地装入处理系统内的简要概述。参 考图4，开始对本公开内容的多层寄存器的论述。

在这方面，图1A是具有第一反相器12和第二反相器14的示例性 SRAM位单元10A的电路图。字线(WL)16耦合到反相器12和14二者。 具体而言，WL16通过第一传输门(PG)晶体管18(PG1)的栅极耦合到 第一反相器12，并且通过第二PG晶体管20(PG2)的栅极耦合到第二反 相器14。位线22耦合到第二PG晶体管20的漏极。反相位线24耦合到第 一PG晶体管18的源极。

继续参考图1A，第一反相器12包括第一上拉(PU)晶体管26(PU1) 和第一下拉(PD)晶体管28(PD1)。第二反相器14包括第二PU晶体管 30(PU2)和第二PD晶体管32(PD2)。电压源V_DD34耦合到第一PU晶 体管26和第二PU晶体管30。PD晶体管28、32耦合到接地36。

虽然图1A的SRAM位单元10A用于许多应用中，但是SRAM位单元 10A的一个常用变型是具有多个R/W端口的位单元。在这方面，图1B示 出了具有多个R/W端口的SRAM位单元10B。第一反相位线24A耦合到第 一个第一PG晶体管18A的源极，而第二反相位线24B耦合到第二个第一 PG晶体管18B的源极。第一PG晶体管18A、18B的漏极共享一个公共节 点，该公共节点耦合到第一反相器12。类似地，第一位线22A耦合到第一 个第二PG晶体管20A的源极，并且第二位线22B耦合到第二个第二PG 晶体管20B的源极。第二PG晶体管20A、20B的漏极共享一个公共节点， 该公共节点耦合到第二反相器14。多根写入线16A、16B可以耦合到PG 晶体管18A、18B、20A、20B。此外，第一读晶体管38可以耦合到第一反 相器12，并且第二读晶体管40可以耦合到第二反相器14。虽然仅示出了 两根位线和两根反相位线输入，但是应当意识到，在适当的PG晶体管的情 况下，可以给出更多的位线和反相位线输入。

SRAM位单元本质上是寄存器堆的基本构建块，因此，SRAM位单元 10A、10B可以组装到寄存器(例如图2中所示出的移位寄存器42)中。移 位寄存器42是包括四个SRAM位单元10(1)-10(4)的四位移位寄存器。 如果需要，可以向每个位单元提供时钟信号44。初始地，在数据输入线46 上提供数据。针对相应的位单元10(1)-10(4)提供输出48(1)-48(4)。 虽然示出了四位移位寄存器42，但是应当意识到，更多位单元可以组装到 更大的寄存器中。虽然专门地示出了移位寄存器，但是各种配置的寄存器 是可能的，并且都落入如本文所使用的术语“寄存器堆”的范围内。

寄存器在计算设备中起着提供可快速访问的存储块的有益作用，并且 寄存器消除了访问较慢的存储器(例如，硬盘驱动器)的需要。寄存器可 以与算术逻辑单元(ALU)相关联。此外，不同于高速缓存存储器(其仅 可由处理内核有效读取)，可以既读取又写入寄存器，从而允许ALU存储 正在被操作的数据。由于寄存器的大量使用，它们经常被放置在与ALU相 同的集成电路内，如图3A和图3B中进一步示出的。

在这方面，图3A示出了具有使用ALU52的处理内核的示例性IC50A。 ALU52与寄存器54以及一级(L1)高速缓存56和二级(L2)高速缓存 58相关联并且与它们进行通信。在示例性的实施例中，ALU52通过寄存器 54来与L1高速缓存56进行通信。在替代的实施例中，ALU52可以直接 与L1高速缓存56进行通信而不通过寄存器54。IC50A可以与外部存储设 备(例如，RAM60)进行通信。在示例性的实施例中，IC50A具有单个内 核和单个ALU52，因此，寄存器54仅对单个ALU52进行服务。然而，一 些IC可以具有单个内核和多个ALU(未示出)。在这种实施例中，容易理 解的是，寄存器可以耦合到各个ALU。此外，计算产业越来越依赖于多核 处理器，其中每个多核处理器具有一个或多个ALU。

在这方面，图3B示出了包括多核处理器的示例性IC50B，该多核处理 器在第一内核66内使用第一ALU62，并且在第二内核68内使用第二ALU 64。如上面所提到的，内核66、68可以具有多个ALU(未示出)。ALU62、 64可以协同地使用共享寄存器70，共享寄存器70可以具有一个或多个多 端口SRAM位单元10B来促进共享的使用。应当意识到，ALU62、64还 可以具有专用寄存器(未示出)，这些专用寄存器针对与特定的ALU62、 64相关联的时序关键电路起作用。容易理解的是，ALU62、64还可以使用 L1高速缓存72和L2高速缓存74。如上面所提到的，在示例性的实施例中， ALU62、64可以通过寄存器70来与L1高速缓存72进行通信。IC50B还 可以与外部存储器(例如，RAM76)进行通信。虽然图1A-图3B的论述 集中在对寄存器中SRAM位单元的使用上，但是应当意识到，还可以根据 SRAM位单元来形成其它的存储块，例如，L1或L2高速缓存或者外部 RAM。

与SRAM位单元的这种通常用途相反，应当意识到，当前使IC微型化 的各种努力要求对IC(例如，IC50A、50B)内空间使用的不断增加的需求。 此外，随着多线程处理器中的存储需求增加，基于SRAM的寄存器堆的大 小增加。寄存器越大，在寄存器堆访问期间就发生越大的延迟。此外，随 着位单元的数量增加，外围逻辑单元面积增加，并且会产生针对围绕寄存 器堆放置的其它组件的重新时序弧。除了微型化的顾虑之外，还存在增加 的对功耗的顾虑，其减小了用于位单元的V_DD。如果V_DD变得太小，则SNM 和RWNM变成限制因素，并且可以通过分离对读和写操作的电源供应来进 行优化。针对每个电压源进行导电路径布线则变成低功率系统的进一步瓶 颈，并且在寄存器堆内具有多个电源供应轨导致进一步的面积损失。容易 理解的是，这些问题协同地彼此助长，从而对电路设计者造成困难。

本公开内容通过提供一种寄存器堆内核单元设计来弥补现有技术的缺 陷，其中寄存器堆的不同单元跨越3DIC的多个层分布。通过将寄存器堆跨 越3DIC的各层进行分割，简化了针对各种电源轨和访问线的布线，并且减 小了寄存器的整体覆盖区。覆盖区的减小降低了延迟并且降低了重新时序 弧的可能性。

在这方面，图4示出了具有第一层82和第二层84的3DIC80，其中寄 存器堆86跨越第一层82和第二层84分布。在图4所示出的实施例中，读 访问相关级88(包括处理器内核读逻辑单元和被配置为提供读访问的读访 问端口)和读晶体管90放置在第一层82中，而写访问相关级92(包括处 理器内核写逻辑单元和被配置为提供写访问的写访问端口)和SRAM单元 94的反相器放置在第二层84中，从而将寄存器堆86的存储单元部分放置 在第二层84中。读晶体管90与SRAM单元94的反相器进行通信。在示例 性的实施例中，读晶体管90利用一个或多个单片式层间通孔(MIV)96耦 合到SRAM单元94。通过将寄存器堆86跨越3DIC80的多个层82、84进 行分割，与二维寄存器堆相比，减小了寄存器堆86的整体覆盖区。此外， 通过将读晶体管90从SRAM单元94中分离，缓解了与对电压轨和多个访 问端口进行布线相关的布线问题。因此，如所示出的，在第一层82上提供 第一电源岛95A，并且第一电源岛95A向读晶体管90和读访问相关级88 内的适当单元提供V_{DD_读取}。类似地，在第二层84上提供第二电源岛95B， 并且第二电源岛95B向SRAM单元94和写访问相关级92内的适当单元提 供V_{DD_写入}。包括单独的电压轨有助于缓解SNM，使得避免存储位的无意翻 转。要注意，典型的SRAM单元94大约为0.1到0.09平方微米。典型的穿 硅通孔(TSV)具有大约5微米的直径—即，远大于SRAM单元94。MIV 96远小于TSV，大约为0.05微米，并且因此，使用MIV96而不使用TSV 保留了将存储器堆86跨越多个层82、84进行分割而节省的覆盖区。如本 文所使用的，使用一种用于读取的单元来指定读访问端口以及等效物。类 似地，如本文所使用的，使用一种用于写入的单元来指定写访问端口以及 等效物。

在2013年IEEE/ACMAsiaSouthPacificDesignAutomationConference 的论文集第681-686页中、ShreedpadPanth等人所著的标题为“High-Density IntegrationofFunctionalModulesUsingMonolithic3D-ICTechnology”的论文 中公布了MIV的概念，故此通过引用将该论文并入本文。

虽然图4示出了写访问相关级92在第二层84上，但是在另一个示例 性的实施例中，写访问相关级92可以在第一层82上。如果写访问相关级 92在第一层82上，则MIV96可以用于将写访问相关级92耦合到SRAM 单元94。

图5示出了具有利用MIV98进行耦合的第一层82和第二层84的3DIC 80的横截面视图。单元100放置在第一层82内，包括一个或多个晶体管， 该一个或多个晶体管可以是PMOS或者NMOS晶体管。单元102放置在第 二层84内，包括一个或多个晶体管，该一个或多个晶体管类似地可以是 PMOS或者NMOS晶体管。单元100可以包括通过通孔108进行耦合的一 个或多个金属层104、106。单元102可以包括通过通孔114进行耦合的一 个或多个金属层110、112。金属层104、106、110、112提供了水平互连并 且有助于实现3DIC内的导电布线路径。小的MIV尺寸(其大约与常规的 互连通孔相同大小)产生非常高的层间连接密度，从而使得将读和写端口 分离到不同的层变得可能并且经济上可行。

多层寄存器堆86特别适用于多核处理器。也就是说，多层寄存器堆86 可以在多核处理器(例如，图3B中示意性地示出的多核IC50B)的各个内 核之间共享，并且允许将各个内核放置在3DIC80的不同层上。这种在放 置上的灵活性有助于设计者对导电路径进行布线、降低延迟以及以其它方 式提高多核处理器的性能。

根据本文所公开的实施例，3DIC中的寄存器堆可以在任意基于处理器 的设备中提供，或者集成到其中。非限制性的例子包括机顶盒、娱乐单元、 导航设备、通信设备、固定位置数据单元、移动位置数据单元、移动电话、 蜂窝电话、计算机、便携式计算机、台式计算机、个人数字助理(PDA)、 监视器、计算机显示器、电视机、调谐器、无线电装置、卫星无线电装置、 音乐播放器、数字音乐播放器、便携式音乐播放器、数字视频播放器、视 频播放器、数字视频光盘(DVD)播放器以及便携式数字视频播放器。

在这方面，图6示出了基于处理器的系统120的例子，其中基于处理 器的系统120可以采用图4和图5中所示出的3DIC中的寄存器堆。在该例 子中，基于处理器的系统120包括一个或多个中央处理单元(CPU)122， 每个CPU包括一个或多个处理器124。CPU122可以包括寄存器54和/或 可以是主设备。CPU122可以具有高速缓存存储器126，高速缓存存储器 126耦合到处理器124以便快速访问临时存储的数据。CPU122耦合到系统 总线130，并且可以将基于处理器的系统120中所包括的主设备和从设备互 相耦合。如所公知的，CPU122通过在系统总线130上交换地址、控制和 数据信息来与这些其它设备进行通信。例如，CPU122可以向存储控制器 132(作为从设备的例子)传送总线事务请求。虽然图6中未示出，但是可 以提供多个系统总线130，其中每个系统总线130构成不同的结构。

其它的主设备和从设备可以连接到系统总线130。如图6中所示出的， 举例而言，这些设备可以包括存储控制器132、一个或多个输入设备134、 一个或多个输出设备136、一个或多个网络接口设备138，以及一个或多个 显示控制器140。输入设备134可以包括任意类型的输入设备，包括但不限 于输入键、开关、语音处理器等。输出设备136可以包括任意类型的输出 设备，包括但不限于音频、视频、其它视觉指示器等。网络接口设备138 可以是被配置为允许对去往和来自网络142的数据进行交换的任意设备。 网络142可以是任意类型的网络，包括但不限于有线或无线网络、专用或 公共网络、局域网(LAN)、无线局域网(WLAN)以及互联网。网络接口 设备138可以被配置为支持任意类型的期望的通信协议。存储控制器132 可以包括一个或多个存储单元144(0-N)。

CPU122还可以被配置为通过系统总线130来访问显示控制器140，以 便控制发送给一个或多个显示器146的信息。显示控制器140经由一个或 多个视频处理器148，来向显示器146发送要显示的信息，视频处理器148 将要显示的信息处理成适合于显示器146的格式。显示器146可以包括任 意类型的显示器，包括但不限于阴极射线管(CRT)、液晶显示器(LCD)、 等离子显示器等。

本领域技术人员还将意识到，结合本文公开的实施例所描述的各种说 明性的逻辑框、模块、电路和算法可以实现为电子硬件、存储在存储器中 或另一种计算机可读介质中并且由处理器或其它处理设备执行的指令，或 者二者的组合。举例而言，可以在任意电路、硬件组件、IC或IC芯片中采 用本文所描述的仲裁器、主设备和从设备。本文所公开的存储器可以是任 意类型和大小的存储器，并且可以被配置为存储任意类型的期望的信息。 为了清楚地示出这种可互换性，上面已经对各种说明性的组件、框、模块、 电路和步骤围绕它们的功能进行了概括描述。至于这种功能如何实现，取 决于特定的应用、设计选择和/或施加在整体系统上的设计约束。技术人员 可以针对每个特定的应用，以不同的方式来实现所描述的功能，但是这种 实现决策不应当解释为致使脱离本公开内容的范围。

使用被设计为执行本文所描述的功能的处理器、数字信号处理器 (DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或者其它可 编程逻辑器件、分立门或晶体管逻辑器件、分立硬件组件或者其任意组合， 可以实现或执行结合本文公开的实施例所描述的各种说明性的逻辑框、模 块和电路。处理器可以是微处理器，但在替代方案中，该处理器可以是任 何常规的处理器、控制器、微控制器或状态机。处理器还可以实现为计算 设备的组合，例如，DSP和微处理器的组合、多个微处理器、一个或多个 微处理器与DSP内核的结合，或者任何其它此种配置。

本文所公开的实施例可以体现在硬件以及指令中，其中所述指令存储 在硬件中并且可以驻留在例如随机存取存储器(RAM)、闪存、只读存储器 (ROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、 寄存器、硬盘、可移动盘、CD-ROM或者本领域已知的任意其它类型的计 算机可读介质中。示例性的存储介质耦合到处理器，使得处理器可以从存 储介质读取信息并且向存储介质写入信息。在替代方案中，存储介质可以 是处理器的一部分。处理器和存储介质可以位于ASIC中。ASIC可以位于 远程站中。在替代方案中，处理器和存储介质可以作为分立组件位于远程 站、基站或服务器中。

还要注意，对本文示例性实施例中的任意实施例中所描述的操作步骤 进行描述是为了提供例子和论述。可以以不同于所示出的顺序的多种不同 的顺序来执行所描述的操作。此外，在单个操作步骤中所描述的操作实际 上可能在多个不同的步骤中执行。此外，示例性实施例中所论述的一个或 多个操作步骤可以进行组合。要理解，对于本领域技术人员来说将显而易 见的是，可以对流程图中所示出的操作步骤进行多种不同的修改。本领域 技术人员还将理解，可以使用各种不同的技术和技艺中的任意一种来表示 信息和信号。例如，可贯穿上面的描述引用的数据、指令、命令、信息、 信号、比特、符号、以及码片可以由电压、电流、电磁波、磁场或磁性粒 子、光场或光学粒子，或者其任意组合来表示。

提供本公开内容的以上的描述以使得任何本领域技术人员能够实施或 使用本公开内容。对于本领域技术人员来说，对本公开内容的各种修改将 是显而易见的，并且在不脱离本公开内容的精神和范围的情况下，可以将 本文所定义的总体原理应用于其它变型。因此，本公开内容并非旨在受限 于本文所描述的例子和设计，而是旨在要符合与本文所披露的原理和新颖 特征相一致的最广的范围。