一种具有复制单元字线电压抬升技术的SRAM时序控制电路

摘要

本发明公开了一种SRAM复制位线电路，包括：时序复制电路模块与复制单元字线电压抬升模块；其中：所述时序复制电路模块并联在复制单元字线与复制位线之间；所述复制单元字线电压抬升模块一端与时钟信号端相连，另一端与所述复制单元字线相连，用于将输入的时钟信号处理为高电压的电平信号，并传输给复制单元字线；复制单元字线的电压越大，放电单元电流及其偏差越大，从而使得时序控制电路延迟偏差越小。本发明提供的电路不仅在低电源电压下具有很好的抗工艺偏差能力，同时不会大幅度增加芯片的面积，且不影响芯片运行速度。

说明书

技术领域

本发明涉及集成电路(IC)设计技术领域，尤其涉及一种具有复制单元字线电压抬升 技术的SRAM时序控制电路。

背景技术

现代社会，由于移动通信技术、3D技术、GPS导航技术，高速无线网络技术的迅速 发展推动集成电路设计追求更快的速度，更高的稳定性以及更低的功耗。SRAM(静态随 机存取存储器)因其高速、低功耗、高鲁棒性的特性占据片上存储器的主要面积，因此 SRAM的性能严重影响SoC芯片的功能。

现阶段，主要通过降低SRAM工作电压来减低功耗，因为对于SRAM来说，功耗与电 源低压的的平方成线性关系。但是随着电源电压的降低，工艺偏差对电路的稳定性影响 越来越大，这将导致芯片性能下降，甚至良率降低。同时，工艺的进步也使晶体管阈值 电压偏差增大，因此，在低电压下提高SRAM时序控制电路的抗工艺偏差能力变得尤为重 要。

为了获得最优的时序控制，一种时序复制位线技术在1998年提出，该技术比反相器 链延时技术具有更优的抗工艺偏差能力，能更精准的跟踪位线放电，但是随着工艺技术 的进步，这种传统的复制位线技术随着电源电压的降低已无法更好的改善工艺偏差。

Y.Niki等人在2011年提出了一种数字复制位线延时技术，该技术通过增加复制单 元，再结合延时倍乘电路使得在低电压下的时序偏差得到了很大的改善，但是倍乘电路 会带来面积大幅增加以及延时量化误差。Y.Li等人在2014年提出了双复制位线技术，该技 术对6管单元进行改进，并充分利用了位线资源，在不增加面积的情况下使得电路抗工艺 偏差能力提高，但是由于位线电容变大，使位线预充电时间增加，导致芯片工作速度降 低。

鉴于此，有必要对现有技术进行改进，以提高时序控制电路抗工艺偏差能力。

发明内容

本发明的目的是提供一种具有复制单元字线电压抬升技术的SRAM时序控制电路，该 电路不仅在低电源电压下具有很好的抗工艺偏差能力，同时不会大幅度增加芯片的面 积，且不影响芯片运行速度。

本发明的目的是通过以下技术方案实现的：

一种具有复制单元字线电压抬升技术SRAM时序控制电路，包括：时序复制电路模块 与复制单元字线电压抬升模块；其中：

所述时序复制电路模块并联在复制单元字线与复制位线之间；

所述复制单元字线电压抬升模块一端与时钟信号端相连，另一端与所述复制单元字 线相连，用于将输入的时钟信号处理为高电压的电平信号，并传输给复制单元字线；复 制单元字线的电压越大，时序复制电路模块中复制单元电流及其偏差越大，从而使得时 序控制电路延迟偏差越小。

进一步的，所述时序复制电路模块包含n个串联连接的复制单元及若干个串联连接的 冗余单元；

其中，所有复制单元两端均分别与复制位线ReplicaBL及ReplicaBLB相连，所有复 制单元的控制端均与所述复制单元字线相连；

所述冗余单元两端均分别与复制位线ReplicaBL及ReplicaBLB相连，所有冗余单元 的控制端接地。

进一步的，所述复制单元与冗余单元的内部结构相同，均包括：P1～P2两个PMOS管 以及N1～N4四个NMOS管；

其中：P1管和N1管组成反相器1，P2管和N2管组成反相器2；

反相器1中，P1管端口8与N1管端口14接在一起连到VDD，P1管端口9与N1管端口 13连在一起接到N3管端口3，P1管端口7也接到VDD，N1管端口15接地；

反相器2中，P2管端口11和N2管端口17接在一起连到N3管端口3，同时P2管端口12 与N2管端口16接在一起连到N4管端口5，P2管端口11接到VDD，N2管端口18接地；

N3管端口1接到复制单元字线，端口2连接到复制位线ReplicaBL；N4管端口4接到 复制单元字线，端口6连接到复制位线ReplicaBLB。

进一步的，所有复制单元和冗余单元均连入复制位线后产生时序控制信号SAE。

进一步的，所述复制单元字线电压抬升模块包括：P1～P3三个MOS管、N1～N2两个 MOS管、反相器INV与MOS电容；其中：

P1管和N1管组成反相器1，其中，P1管端口1接VDD，端口2与N1管端口5接在一起 连到时钟信号端，P1管端口3与N1管端口4接在一起连接到N2管端口11，N1管端口6接 地；

P2管与N2管一起构成反相器2，其中，P2管端口8与N2管端口11接在一起，P2管端 口7与N2管端口10接在一起连到P3管端口14并与复制单元字线相连；P2管端口9接地， N2管12与P3管端口15接在一起连到MOS电容端口16；

P3管端口13接电源VDD，MOS电容端口17接反相器INV输出端口18，反相器INV端 口19接N2管端口11。

由上述本发明提供的技术方案可以看出，采用具有复制单元字线的电压抬升技术，使 得复制单元字线的电压提高，从而提高放电电流的偏差，最终减小时序控制电路延迟偏 差，比传统的时序控制电路具有更优的抗工艺变化能力，同时不会大幅度增加芯片的面 积，且不影响芯片运行速度。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的 附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于 本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得 其他附图。

图1为本发明实施例提供的一种具有复制单元字线电压抬升技术SRAM时序控制电路 的示意图；

图2为本发明实施例提供的一种复制单元字线电压抬升模块的示意图；

图3为本发明实施例提供的复制单元字线信号电压与电流偏差关系示意图；

图4a为本发明实施例提供的传统复制位线技术的1000次蒙特卡罗仿真结果示意图；

图4b为本发明实施例提供的本发明实施例方案的1000次蒙特卡罗仿真结果示意图。

具体实施方式

下面结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地 描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于 本发明的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他 实施例，都属于本发明的保护范围。

实施例

图1为本发明实施例提供的一种具有复制单元字线电压抬升技术SRAM时序控制电 路，如图1所示，其主要包括：时序复制电路模块与复制单元字线电压抬升模块；其中：

所述时序复制电路模块并联在复制单元字线与复制位线之间，用来复制存储阵列放 电时间，其包含n个串联连接的复制单元(RC)和若干串联连接的冗余单元(DC)；复 制位线共有两根，如图1中的复制位线ReplicaBL及ReplicaBLB；其中，所有复制单元两 端均分别与复制位线ReplicaBL及ReplicaBLB相连，所有复制单元的控制端均与所述复 制单元字线(RWL)相连；所述冗余单元两端均分别与复制位线ReplicaBL及Replica BLB相连，所有冗余单元的控制端接地。

所述复制单元字线电压抬升模块一端与时钟信号端相连，另一端与所述复制单元字 线(RWL)相连，用于将输入的时钟信号(CK)处理为高电压的电平信号，并传输给复 制单元字线；复制单元字线的电压越大，复制单元电流及其偏差ΔI_cell越大。

根据公式及相关结论，可知，放电单元电流偏差ΔI_cell越大，可使得时 序控制电路延迟偏差越小。也就是说，比传统的时序控制电路具有更优的抗工艺变化能 力。

本发明实施例中，冗余单元(DC)内部结构与复制单元(RC)相同，区别为冗余单 元DC的控制端接地。

如图1所示，所述的冗余单元(DC)与复制单元(RC)均包括：P1～P2两个PMOS 管以及N1～N4四个NMOS管；

其中：P1管和N1管组成反相器1，P2管和N2管组成反相器2；

反相器1中，P1管端口8与N1管端口14接在一起连到VDD，P1管端口9与N1管端口 13连在一起接到N3管端口3，P1管端口7也接到VDD，N1管端口15接地；

反相器2中，P2管端口11和N2管端口17接在一起连到N3管端口3，同时P2管端口12 与N2管端口16接在一起连到N4管端口5，P2管端口11接到VDD，N2管端口18接地；

N3管端口1接到复制单元字线，端口2连接到复制位线；N4管端口4接到复制单元字 线，端口6连接到复制位线ReplicaBLB。

所有复制单元和冗余单元均连入复制位线(ReplicaBL)后产生时序控制信号SAE (用于控制灵敏放大器SA，是灵敏放大器的使能开启信号)。

另外，本发明实施例中，还在复制单元字线(RWL)与复制位线ReplicaBL之间设 有一个PMOS管作为预充管，该预充管另一端还接输出反相器来输出所述时序控制信号 SAE。

如图2所示，所述复制单元字线电压抬升模块包括：P1～P3三个MOS管、N1～N2两 个MOS管、反相器INV与MOS电容；其中：

P1管和N1管组成反相器1，其中，P1管端口1接VDD，端口2与N1管端口5接在一起 连到时钟信号端，P1管端口3与N1管端口4接在一起连接到N2管端口11，N1管端口6接 地；

P2管与N2管一起构成反相器2，其中，P2管端口8与N2管端口11接在一起，P2管端 口7与N2管端口10接在一起连到P3管端口14并与复制单元字线相连；P2管端口9接地， N2管12与P3管端口15接在一起连到MOS电容端口16；

P3管端口13接电源VDD，MOS电容端口17接反相器INV输出端口18，反相器INV端 口19接N2管端口11。

如图2左下角所示，所述复制单元字线电压抬升模块可以将输入的时钟信号(CK)处 理为高电压的电平信号，为了便于表示此处使用RWL表示复制单元字线(RWL)所接收 到的信号，复制单元字线的电压越大，复制单元电流及其偏差ΔI_cell越大，从而使得的时 序控制电路延迟偏差越小；复制单元字线信号电压与电流偏差关系如图3所示；如图3中 的4条曲线从上向下依次表示VDD＝0.9V～0.6V。

另外，由抬升复制单元字线(RWL)电压引起的电流增大放电时间变短而导致的总 的延迟缩小可以通过延迟复制单元字线控制信号而解决。

另一方面，还将本发明实施例是方案与传统方案进行了比对。如图4a-4b所示，分别 为传统复制位线技术和本发明实施例方案的1000次蒙特卡罗仿真结果示意图。

图4a-4b中，横坐标表示Time(即时间，其单位为ns)，其纵坐标表示Voltage(即 电压，其单位为mV)。由图4a-4b可以看出：传统和本发明使用的复制单元个数为2， 0.85V电源电压、SS工艺角、-40℃的仿真条件下，1000次蒙特卡罗仿真的结果显示， 传统复制位线放电信号和SAE信号在发生工艺偏差时比较发散。而本发明实施例中复制 位线的电压信号和SAE信号在发生工艺偏差时非常集中。经对比可得：本发明实施例所 提供的一种具有复制单元字线电压抬升技术的SRAM复制位线电路偏差比传统复制位线电 路的偏差减小了40.88％。由此可见，本发明实施例所提供一种具有复制单元字线电压抬 升技术的SRAM时序控制电路能够有效地降低SRAM中灵敏放大器控制时序的工艺偏差。

所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，仅以上述各功能模 块的划分进行举例说明，实际应用中，可以根据需要而将上述功能分配由不同的功能模 块完成，即将装置的内部结构划分成不同的功能模块，以完成以上描述的全部或者部分 功能。

以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此， 任何熟悉本技术领域的技术人员在本发明披露的技术范围内，可轻易想到的变化或替 换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求书的 保护范围为准。