法律状态公告日
法律状态信息
法律状态
2018-01-16
授权
授权
2015-10-21
实质审查的生效 IPC(主分类):H03F1/26 申请日:20150619
实质审查的生效
2015-09-23
公开
公开
技术领域
本发明属于毫米波集成电路设计的技术领域,涉及一种工作于71~76GHz 的CMOS全集成伪差分低噪声放大器,可用于点对点的高速无线通信系统。
背景技术
根据香农定理,传输信道的最大传输速率即所谓的信道容量C与信道的传输带宽BW以 及信号链路的信噪比SNR有关,其关系式如下:
C=BW·log2(1+SNR) (1)
可见在信噪比SNR一定的前提下,增大带宽可以有效提高信道的传输速率。相对于传统 低频波段,毫米波频段(30~300GHz)的无线通信由于其丰富的频谱资源,能够实现更高速率 的传输;小尺寸的天线能够实现更加复杂的天线收发阵列,也更加易于集成;加上其较高的 安全性和较强的抗干扰能力从而得到了业界广泛的关注。美国联邦通信委员会(FCC)为高速无 线通信分配的若干毫米波频带,其中60GHz频段(59GHz~64GHz)的5GHz带宽是用于工业、科 研以及医疗领域的应用,它是免授权的;24GHz频段(22GHz~29GHz)和77GHz频段(76GHz~ 77GHz)主要用作汽车雷达;71GHz~76GHz、81GHz~86GHz和92GHz~96GHz用于点对点的高 速无线通信。
2000年,ITU-R和ETSI标准组织进行了E-band频段71~76GHz和81GHz~86GHz微波 的划分。E波段拥有10GHz的收发间隔,以及5GHz的可调制带宽,比传统微波频段具备更宽 的可调制波道间隔;若采用高阶调制方式,E波段可以实现高达10Gbps以上的高容量传输速 率。E-band(71GHz~76GHz&81GHz~86GHz)因其频带资源丰富、传输容量大、抗干扰能力 强、传输距离远,以及高频窄波束适应密集部署等优势,从而更加符合下一代通信对带宽和 速率的要求。
随着CMOS工艺特征尺寸的减小,其特征频率fT和单位增益频率fmax逐渐变大,使得硅基 CMOS工艺设计毫米波集成电路成为可能,尽管硅基工艺在噪声、速度和增益方面的性能不如 III-V族化合物半导体工艺,但是CMOS工艺集成度高、成本低、容易实现大规模部署,满足 消费市场的需求,近些年来,越来越多的毫米波集成电路使用CMOS工艺。
发明内容
本发明的目的是提出一种基于65nm RF CMOS工艺技术,工作频段为71~76GHz 的全集成伪差分低噪声放大器。
本发明的技术方案是所述的71~76GHz全集成伪差分低噪声放大器是由 MOSFET器件和无源器件相结合组成的电路,电路结构由三级放大电路组成,其 中第一级输入端采用了balun进行信号单端到差分的转换。各级电路之间通过 变压器进行耦合,偏置电压通过变压器的中心抽头加入,其具体形式为:
信号输入端RFIN与单端转差分巴伦balun的输入端相连,第一晶体管M1 的栅极与第一栅极电感LG1的一端相连,第一栅极电感LG1的另一端与单端转 差分巴伦balun输出的一端相连,第一晶体管M1的源级与第一源级电感LS1的 一端连接,第一源级电感LS1的另一端与地线相连,第一晶体管M1的漏极与第 一级间电感LM1的一端相连,第二晶体管M2的栅极与第二栅极电感LG2的一端 相连,第二栅极电感LG2的另一端与单端转差分巴伦balun输出的另一端相连, 单端转差分巴伦balun输出的中间抽头与第一偏置电路Vbias1相连,电容C1 一端与第一偏置电路Vbias1相连,另一端与地线相连;第二晶体管M2的源级 与第二源级电感LS2的一端相连,第二源级电感LS2的另一端与地线相连,第 二晶体管M2的漏极与第二级间电感LM2的一端连接,第三晶体管M3的栅极与 第一电阻R1的一端相连,第一电阻R1的另一端与电源线VDD、电容C2一端相 连,电容C2另一端与地线相连;第三晶体管M3的源级与第一级间电感LM1的 另一端相连,第三晶体管M3的漏极与第一变压器T1初级线圈的一端相连,第 四晶体管M4的栅极与第二电阻R2相连,第二电阻R2的另一端与电源线VDD、 电容C3一端相连,电容C3另一端与地线相连;第四晶体管M4的源级与第二级 间电感LM2的另一端相连,第四晶体管M4的漏极与第一变压器T1初级线圈的 另一端相连,第一变压器T1初级线圈的中间抽头与电源线VDD、电容C4一端相 连,电容C4另一端与地线相连;第五晶体管M5的栅极与第一变压器T1次级线 圈的一端相连,第五晶体管M5的源级与地线GND相连,第五晶体管M5的漏极 与第三级间电感LM3的一端相连,第六晶体管M6的栅极与第一变压器T1次级 线圈的另一端相连,第一变压器T1次级线圈的中间抽头与第二偏置电路Vbias2 端、电容C5一端相连,电容C5另一端与地线相连;第六晶体管M6的源级与地 线GND相连,第六晶体管M6的漏极与第四级间电感LM4的一端相连,第七晶体 管M7的栅极与第三电阻R3的一端相连,第三电阻R3的另一端与电源线VDD、 电容C6一端相连,电容C6另一端与地线相连;第七晶体管M7的源极与第三级 间电感LM3的另一端相连,第七晶体管M7的漏极与第二变压器T2初级线圈的 一端相连,第八晶体管M8的栅极与第四电阻R4的一端相连,第四电阻R4的另 一端与电源线VDD、电容C7一端相连,电容C7另一端与地线相连;第八晶体管 M8的源极与第四级间电感LM4的另一端相连,第八晶体管M8的漏极与第二变压 器T2初级线圈的另一端相连,第二变压器T2初级线圈的中间抽头与电源线VDD、 电容C8一端相连,电容C8另一端与地线相连;第九晶体管M9的栅极与第二变 压器T2次级线圈的一端相连,第九晶体管M9的源级与地线GND相连,第九晶 体管M9的漏极与第五级间电感LM5的一端相连,第十晶体管M10的栅极与第二 变压器T2次级线圈的另一端相连,第二变压器T2次级线圈的中间抽头与第三 偏置电路Vbias3端、电容C9一端相连,电容C9另一端与地线相连;第十晶体 管M10的源级与地线GND相连,第十晶体管M10的漏极与第六级间电感LM6相 连,第十一晶体管M11的栅极与第五电阻R5的一端相连,第五电阻R5的另一 端与电源线VDD、电容C10一端相连,电容C10另一端与地线相连;第十一晶体 管M11的源极与第五级间电感LM5的另一端相连,第十一晶体管M11的漏极与 第三变压器T3初级线圈的一端相连,第十二晶体管M12的栅极与第六电阻R6 的一端相连,第六电阻R6的另一端与电源线VDD、电容C11一端相连,电容C11 另一端与地线相连;第十二晶体管M12的源极与第六级间电感LM6的另一端相 连,第十二晶体管M12的漏极与第三变压器T3初级线圈的另一端相连,第三变 压器T3初级线圈的中间抽头与电源线VDD、电容C12一端相连,电容C12另一 端与地线相连,第三变压器T3次级线圈两端分别为输出端RFOUTN、RFOUTP。
本发明的优点在于:
⑴噪声系数低
本发明的全集成伪差分低噪声放大器的噪声系数在整个71~76GHz频段内 都小于7dB,中心频段73.5GHz频率出噪声系数为5.74dB。
⑵稳定性好
本发明的71~76GHz的全集成伪差分低噪声放大器,其每一级电路共栅管的 栅端添加了串联电阻以增强电路的稳定性,仿真结果表明整个工作频段内的稳 定因子都大于100,说明低噪声放大器电路处于绝对稳定状态。
⑶工作带宽大
本发明的工作频段为71~76GHz的全集成伪差分低噪声放大器采用变压器进行 级间电路的耦合,增大了工作带宽,仿真结果表明,71~76GHz全集成伪差分低 噪声放大器的3dB带宽为13GHz。
附图说明
图1为本发明电路图。
具体实施方式
以下结合附图及实施例对本发明进行详细描述。
实施例
参阅图1,通过对MOSFET仿真结果的比较总结,得出了MOSFET的最佳静态工作点, 得到最大fT和最小NFmin的电流密度分别约为0.3mA/μm和0.15mA/μm,单个器件长度设置为 1μm;放大器第一级的直流偏置设置为0.15mA/μm左右,以降低噪声系数;第二级和第三级 的直流偏置设置为0.3mA/μm左右,以增大放大器增益。根据共源共栅电路在工作频率内最 小噪声系数的仿真结果来选取第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管 M4最优宽度的值,第二级和第三级电路的晶体管第五晶体管M5、第六晶体管M6、第七晶体 管M7、第八晶体管M8、第九晶体管M9、第十晶体管M10、第十一晶体管M11、第十二晶体管 M12与第一级相同,确定好晶体管尺寸后再通过电路的最优噪声系数得到第一级间电感LM1、 第二级间电感LM2、第三级间电感LM3、第四级间电感LM4、第五级间电感LM5、第六级 间电感LM6的最优感值,从而达到整体电路的最优化。第一级电路中的第一栅极电感LG1、 第二栅极电感LG2、第一源极电感LS1、第二源极电感LS2构成放大器的输入匹配网络, 第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4、第五电阻R5、第六电 阻R6作为共栅管栅端的串联电阻,已增强电路的稳定性。第一电容C1是第一级 偏置电路Vbias1的去耦电容、第二电容C2、第三电容C3和第四电容C4是第一 级电路电源电压的去耦电容、第五电容C5是第二级偏置电路Vbias2的去耦电 容、第六电容C6、第七电容C7、第八电容C8是第二级电路电源电压的去耦电 容、第九电容C9是第三级偏置电路Vbias3的去耦电容、第十电容C10、第十一 电容C11、第十二电容C12是第三级电路电源电压的去耦电容。输入端信号通过 balun进行单端到差分的转换,变压器T1作为第一级电路和第二级电路之间的 耦合,变压器T2作为第二级电路和第三级电路之间的耦合,变压器T3作为电 路输出端的阻抗匹配。
本实施例所有器件尺寸见表1。
表1
机译: 完全集成在CMOS工艺流程中的BiCMOS集成电路的制造方法
机译: 负反馈CMOS差分放大器,以共模模式工作
机译: 负反馈CMOS差分放大器,以共模模式工作