一种NAND闪存的差错控制码结构及其差错码控制方法

摘要

本发明公开了一种NAND闪存的差错控制码结构，包括码率为0.4～0.9的ECC编码器、码率为0.4～0.9的ECC译码器和NAND闪存控制器。本发明还公开了一种NAND闪存的差错控制码结构的差错码控制方法，包括以下步骤：1、根据不同工艺下的NAND闪存，获取闪存原始误码率与擦写次数的关系；2、计算当UBER低于10-15时可接受的RBER；3、根据前面获取的不同工艺下闪存擦写次数与原始误码率的关系，可以计算得出不同原始误码率RBER下闪存的擦写次数；4、计算闪存无误码积分信息容量；5、选取ECC的码率。本发明具有能够使得无误码积分容量最大和有效保证NAND闪存的长期稳定性等优点。