用于执行冲突检测并将寄存器的内容广播到另一个寄存器的数据元素位置的系统、装置和方法

摘要

响应于包括源写掩码寄存器操作数、目的地向量寄存器操作数和操作码的单个向量紧缩广播指令在计算机处理器中执行广播数据的系统、设备和方法。在一些实施例中，在广播之前对源写掩码寄存器的数据进行零扩展。

说明书

技术领域

本发明的领域一般涉及计算机处理器架构，更具体地涉及在执行时导致特 定结果的指令。

背景技术

指令集或指令集架构(ISA)是计算机架构中与编程有关的部分，并且可 包括原生数据类型、指令、寄存器架构、寻址模式、存储器架构、中断和异常 处理、以及外部输入和输出(I/O)。应该注意，术语指令在本文中一般是指 宏指令——即，提供给处理器供执行的指令——而不是由处理器的解码器解码 宏指令所产生的微指令或微操作。

指令集架构与微架构不同，微架构是实现ISA的处理器的内部设计。具有 不同的微架构的处理器可共享共同的指令集。例如，英特尔Pentium(奔腾) 4处理器、英特尔Core(酷睿)处理器、以及位于Sunnyvale CA的Advanced  Micro Devices公司的处理器实现x86指令集的几乎相同的版本(带有被添加到 较新的版本中的某些扩展)，但是，具有不同的内部设计。例如，ISA的相同 寄存器架构可以使用已知的技术，以不同的微型架构，以不同的方式来实现， 包括专用物理寄存器，使用寄存器重命名机制(例如，寄存器别名表(RAT) 的使用，重新排序缓冲器(ROB)以及退役寄存器文件，如美国专利No. 5,446,912所描述的；使用多个图以及寄存器的池，如美国专利No.5,207,132 所描述的)的一个或多个动态地分配的物理寄存器，等等。除非另作说明，短 语寄存器架构、寄存器组以及寄存器是指对软件/编程器以及指令指定寄存器的 方式可见的东西。在需要特殊性的情况下，形容词逻辑、架构、或软件可见的 将用于表示寄存器架构中的寄存器/寄存器组，而不同的形容词将用于指定给定 微架构中的寄存器(例如，物理寄存器、重新排序缓冲器、引退寄存器、寄存 器池)。

指令集包括一个或多个指令格式。给定指令格式定义各个字段(位的数量、 位的位置)以指定要执行的操作(操作码)以及对其要执行该操作的操作数等。 给定指令是使用给定指令格式来表达的，并指定操作和操作数。指令流是特定 指令序列，其中该序列中的每一指令都是指令格式的指令出现。

科学、金融、自动向量化的通用、RMS(识别、挖掘以及合成)/可视和 多媒体应用程序(例如，2D/3D图形、图像处理、视频压缩/解压缩、语音识别 算法和音频操纵)常常需要对大量的数据项执行相同操作(被称为“数据并行 性”)。单指令多数据(SIMD)是指使处理器对多个数据项执行相同操作的 一种指令。SIMD技术特别适于能够在逻辑上将寄存器中的位分割为若干个固 定尺寸的数据元素的处理器，其中每一个数据元素都表示单独的值。例如，64 位寄存器中的位可被指定为作为四个单独的16位数据元素的、将对其操作的 源操作数，每一个数据元素都表示单独的16位值。作为另一个示例，256位寄 存器中的位可被指定为作为四个单独的64位紧缩数据元素(四字(Q)尺寸的 数据元素)、八个单独的32位紧缩数据元素(双字(D)尺寸的数据元素)、 十六个单独的16位紧缩数据元素(字(W)尺寸的数据元素)、或三十二个 单独的8位数据元素(字节(B)尺寸的数据元素)的、将对其操作的源操作 数。这种类型的数据被称为紧缩数据类型或向量数据类型，这种数据类型的操 作数被称为紧缩数据操作数或向量操作数。换句话说，紧缩数据项或向量指的 是紧缩数据元素的序列；并且紧缩数据操作数或向量操作数是SIMD指令(也 称为紧缩数据指令或向量指令)的源操作数或目的地操作数。

作为示例，一种类型的SIMD指令指定要以纵向方式对两个源向量操作数 执行的单个向量操作，以生成相同尺寸的、具有相同数量的数据元素、且有相 同数据元素顺序的目的地向量操作数(也称为结果向量操作数)。源向量操作 数中的数据元素被称为源数据元素，而目的地向量操作数中的数据元素被称为 目的地或结果数据元素。这些源向量操作数具有相同的尺寸，并包含相同宽度 的数据元素，因此它们包含相同数量的数据元素。两个源向量操作数中的相同 的位的位置中的源数据元素形成数据元素对(也称为相对应的数据元素；即， 每个源操作数的数据元素位置0中的数据元素相对应，每个源操作数的数据元 素位置1中的数据元素相对应，以此类推)。分别地对这些源数据元素对中的 每一对执行由该SIMD指令所指定的操作，以生成匹配数量的结果数据元素， 如此，每一对源数据元素都具有对应的结果数据元素。由于操作是纵向的，并 且由于结果向量操作数尺寸相同、具有相同数量的数据元素、且结果数据元素 以与源向量操作数相同的数据元素顺序来存储，因此，结果数据元素处于与其 对应的源数据元素对在源向量操作数中的位置相同的，结果向量操作数的位的 位置处。除此示例性类型的SIMD指令之外，还有各种其他类型的SIMD指令 (例如，仅有一个或具有两个以上的源向量操作数的SIMD指令；以水平方式 操作的SIMD指令；生成不同尺寸的结果向量操作数的SIMD指令；具有不同尺 寸的数据元素的SIMD指令；和/或具有不同的数据元素顺序的SIMD指令)。应 该理解，术语目的地向量操作数摂(或目的地操作数)被定义为执行由指令所 指定的操作的直接结果，包括将该目的地操作数存储在某一位置(寄存器或在 由该指令所指定的存储器地址)，以便它可以作为源操作数由另一指令访问(由 另一指令指定该同一个位置)。

诸如由具有包括x86、MMX^TM、流式SIMD扩展(SSE)、SSE2、SSE3、 SSE4.1以及SSE4.2指令的指令集的Core^TM处理器使用的技术之类的 SIMD技术，在应用性能方面实现了显著的改善(Core^TM和MMX^TM是位于加 利福尼亚州Santa Clara的Intel Corporation的注册商标或商标。)。称为高级 向量扩展(AVX)(AVX1和AVX2)又使用VEX编码方案的额外的SIMD 扩展集已经被发布或出版(例如，参见2011年10月的64和IA-32架 构软件开发手册，并且参见2011年6月的高级向量扩展编程参考)。

附图说明

本发明在附图中作为示例而非限制地示出，其中类似的附图标记指示相似 的元件，附图中：

图1示出VPTESTCONF的操作的示例性图示。

图2示出处理器中VPTESTCONF指令的执行的实施例。

图3示出用于处理VPTESTCONF指令的方法的实施例。

图4示出用于广播的示例性过程。

图5示出VPBROADCASTM的操作的示例性图示。

图6示出处理器中VPBROADCASTM指令的执行的实施例。

图7示出处理VPBROADCASTM指令的方法的实施例。

图8示出根据本发明的一个实施例的一个有效位向量写掩码元素的数量 同向量尺寸和数据元素尺寸之间的相关性。

图9是根据本发明的一个实施例的寄存器架构900的框图。

图10A是示出根据本发明的各实施例的示例性有序流水线和示例性的寄 存器重命名的无序发布/执行流水线的框图。

图10B是示出根据本发明的各实施例的要包括在处理器中的有序架构核 的示例性实施例和示例性的寄存器重命名的无序发布/执行架构核的框图。

图11A-B示出了更具体的示例性有序核架构的框图，该核将是芯片中的 若干逻辑块之一(包括相同类型和/或不同类型的其他核)。

图12是根据本发明的各实施例可能具有一个以上核、可能具有集成存储 器控制器、以及可能具有集成图形器件的处理器1200的框图。

图13-16是示例性计算机架构的框图。

图17是根据本发明的实施例的对比使用软件指令变换器将源指令集中的 二进制指令变换成目标指令集中的二进制指令的框图。

图18示出比较的输出结果作为一组位向量。

具体实施方式

在以下描述中，陈述了多个具体细节。然而，应当理解的是，可不通过这 些具体细节来实施本发明的实施例。在其它实例中，未详细示出公知的电路、 结构以及技术，以免模糊对本描述的理解。

说明书中对“一个实施例”、“实施例”、“示例实施例”等等的引用表 示所描述的实施例可包括特定特征、结构或特性，但是，每一个实施例可以不 一定包括该特定特征、结构，或特征。此外，这些短语不一定表示同一实施例。 此外，当结合实施例描述特定的特征、结构或特性时，认为本领域普通技术人 员能够知晓结合其它实施例来实现这种特征、结构或特性，无论是否明确描述。

概览

在以下描述中，在描述该指令集架构中的该特定指令的操作之前，需要解 释一些项目。一个这样的项叫做“写掩码寄存器”，其一般用于断定(predicate) 操作数，以有条件地控制每元素计算操作(下面，也可以使用术语掩码寄存器， 是指诸如下面所讨论的“k”寄存器之类的写掩码寄存器)。如下文中使用， 写掩码寄存器存储多个位(16、32、64等等)，其中写掩码寄存器中的每个有 效位控制向量寄存器的紧缩数据元素在SIMD处理期间的操作/更新。典型地， 存在超过一个写掩码寄存器可供处理器核使用。

该指令集架构包括至少一些SIMD指令，该至少一些SIMD指令指定向量 操作并具有用于从这些向量寄存器中选择源寄存器和/或目的地寄存器的字段 (示例性的SIMD指令可指定要对向量寄存器中的一个或多个向量寄存器的内 容执行的向量操作，并且将该向量操作的结果存储在向量寄存器之一中)。本 发明的不同实施例可具有不同尺寸的向量寄存器，并支持更多/更少/不同尺寸 的数据元素。

由SIMD指令所指定的多位数据元素的尺寸(例如，字节、字、双字、四 倍长字)确定向量寄存器内的“数据元素位置”的位位置，而向量操作数的尺 寸确定数据元素的数量。紧缩数据元素指的是存储在特定位置中的数据。换言 之，取决于目的地操作数中数据元素的尺寸以及目的地操作数的尺寸(目的地 操作数中位的总数)(或换言之，取决于目的地操作数的尺寸和目的地操作数 中数据元素的数量)，所得到的向量操作数内多位数据元素位置的位定位(bit  location)改变(例如，如果所得到的向量操作数的目的地是向量寄存器(在 该讨论中，向量寄存器和紧缩数据元素寄存器互换地使用)，则目的地向量寄 存器内多位数据元素位置的位定位改变)。例如，在对32位数据元素进行操 作的向量操作(数据元素位置0占据位位置31:0，数据元素位置1占据位位置 63:32，以此类推)与对64位数据元素进行操作的向量操作(数据元素位置0 占据位位置63:0，数据元素位置1占据位位置127:64，以此类推)之间，多位 数据元素的位位置不同。

此外，根据本发明的一个实施例，在1有效位向量写掩码元素的数量与向 量尺寸和数据元素尺寸之间存在如图8所示的关联。示出了128位、256位以 及512位的向量尺寸，不过其他宽度也是可能的。考虑了8位字节(B)、16 位字(W)、32位双字(D)或单精度浮点以及64位四字(Q)或双精度浮点 的数据元素尺寸，不过其他宽度也是可能的。如图所示，当向量尺寸是128位 时，当向量的数据元素尺寸是8位时16位可以用于掩码，当向量的数据元素 尺寸是16位时8位可以用于掩码，当向量的数据元素尺寸是32位时4位可以 用于掩码，且当向量的数据元素尺寸是64位时2位可以用于掩码。当向量尺 寸是256位时，当紧缩的数据元素宽度是8位时32位可以用于掩码，当向量 的数据元素尺寸是16位时16位可以用于掩码，当向量的数据元素尺寸是32 位时8位可以用于掩码，当向量的数据元素尺寸是64位时4位可以用于掩码。 当向量尺寸是512位时，当向量的数据元素尺寸是8位时64位可以用于掩码， 当向量的数据元素尺寸是16位时32位可以用于掩码，当向量的数据元素尺寸 是32位时16位可以用于掩码，且当向量的数据元素尺寸是64位时，8位可以 用于掩码。

依赖于向量尺寸和数据元素尺寸的组合，可将所有64位、或仅64位的子 集用作写掩码。一般而言，当使用单个、每元素掩码控制位时，用于掩码(有 效位)的向量写掩码寄存器中的位的数量等于向量尺寸(以位为单位)除以向 量的数据元素尺寸(以位为单位)。

如上文所指出的，写掩码寄存器包含掩码位，其对应于向量寄存器(或存 储器位置)中的元素并跟踪应该对其执行操作的元素。因此，希望具有共同的 操作，这些操作就向量寄存器而论在这些掩码位上复制类似的行为，并且通常 允许调整写掩码寄存器内的这些掩码位。

我们希望有效地向量化的一种重要的算法模式是“稀疏更新”。此处，我 们在间接寻址的存储器位置上执行读-修改-写操作(例如，加载A[B[i]]，向其 增加一些东西，并且将该值存储回A[B[i]])。对此进行向量化包括进行聚集- 修改-分散操作，这是我们的ISA和硬件直接支持的——对于i的16个连续值， 聚集16个A[B[i]]，进行SIMD计算，并且将新的值分散回去。然而，该向量 化假设单个聚集/分散指令访问每个存储器位置不会超过一次。例如，如果B[i] 的两个连续值是相同的，则对于第二个值的读-修改-写依赖于第一个——以 SIMD方式同时进行这些动作违背该依赖性并且可导致不正确的结果。

可能会对向量寄存器中的每个值与“较早”(较接近LSB)元素的等同性 进行比较。该指令输出这些比较的结果作为一组位向量。这在图18中示出。 假设将存在复制信息，代码可被向量化且还通过确定具有独特索引的元素子 集、以SIMD方式计算这些、然后循环回去以对其余元素再次尝试，来增强贯 穿存储器的依赖性，。在伪代码中，这是：

函数Compute_Mask_of_Unique_Remaining_Indices是本公开的一个焦点。 该操作应该进行以下：

(1)将elements_left_mask零扩展成与索引相同的尺寸，然后将结果与“多 个比较”的每个元素进行逻辑AND。这放弃了在先前的do-while循环迭代中 已经计算的任何元素上的冲突。目前，为此，我们需要将掩码移动到通用寄存 器，然后将其广播到向量寄存器。

(2)测试(1)的结果的每个元素是否与零相等。如果元素是零，则它不 具有冲突，我们在输出掩码寄存器中设置与该元素对应的位。

(3)将(2)的结果与elements_left_mask进行逻辑AND。这放弃了任何 已经被处理的元素。这可能会使用5个指令。

以下的详细描述是执行全部以上的功能的单个指令(vptestconf kl,k2, zmml)。该指令代替在本公开开始处示出的伪代码中的整个 Compute_Mask_of_Unique_Remaining_lndices函数。这将伪代码改变为：

该指令可用于计算与能并行进行(彼此不冲突)的迭代的连续向量对应的 掩码。换言之，第一组对应于掩码，该掩码中与先前迭代没有冲突(读至写) 的所有元素被设置为1，这些可并行进行。第二迭代仅需要考虑与未被第一掩 码等覆盖的迭代对应的元素。

以下是指令集中通常称为向量紧缩测试冲突(“VPTESTCONF”)指令的 指令的实施例，以及可用于执行将在若干不同方面获益的这种指令的系统、架 构、指令格式等的实施例。VPTESTCONF的执行导致来自源掩码操作数的数据与 源紧缩数据操作数的每个数据元素进行逻辑“AND”，之后判断这些逻辑“AND” 操作中的哪些指示冲突以形成冲突检查结果，以及将冲突检查结果与来自源掩 码操作数的数据进行逻辑“AND”。第二“AND”的结果被存储在诸如目的地掩 码操作数之类的目的地位置中。在一些实施例中，掩码操作数是如上详细描述 的写掩码寄存器。在一些实施例中，对源掩码操作数进行零扩展以与源紧缩数 据操作数的每个数据元素尺寸相同。

图1示出VPTESTCONF的操作的示例性图示。在所示的示例中，利用AND 逻辑105(0)-(N)将来自源掩码寄存器101的数据与紧缩数据源103(0)-(N)的数据 元素进行逻辑“AND”。源寄存器101不必须是写掩码寄存器，且可以是任何 其它存储实体，诸如通用寄存器或紧缩数据寄存器。然而，为了便于理解，在 本文中将使用源写掩码寄存器。尽管图示示出了单独的源写掩码寄存器，但在 一些实施例中，该数据被存储在临时紧缩数据寄存器中，该临时紧缩数据寄存 器的尺寸与紧缩数据源103相同。可通过广播指令完成对该寄存器的写入，稍 后在本说明中详细描述该广播指令。在一些实施例中，将源写掩码寄存器的数 据零扩展为与紧缩数据源103的每个紧缩数据元素尺寸相同的数据。这种AND 放弃了在先前详细描述的示例性场景中已经计算的任何元素上的冲突。

每个AND操作的结果然后经历逻辑107(0)-107(N)，这些逻辑判断AND的 结果是否为零。如果结果是零，则在该元素和其它数据元素之间没有冲突。这 些判断的结果被存储在临时结果寄存器109的对应位位置中。例如，当紧缩数 据源103的数据元素0与源写掩码寄存器101的数据进行AND，然后通过逻辑 107(0)进行冲突判断时，这是数据元素位置0的冲突结果。因此，这种冲突 判断被存储在临时结果寄存器109的位位置0中。在一些实施例中，当没有冲 突时设置“1”且其它情况下使用“0”。

利用逻辑111使临时结果寄存器109的内容与来自源写掩码寄存器101 的数据进行逻辑AND，以放弃已经被处理的任何元素。该AND的结果被存储在 目的地写掩码寄存器113中。

VPTESTCONF的示例性格式

该指令的示例性格式是“VPTESTCONF Kl,K2,R2”，其中目的地操作数 K1是写掩码寄存器，K2是源写掩码寄存器，且源操作数R2是向量(紧缩数据) 寄存器(诸如128、256、512位寄存器等等)且VPTESTCONF是指令的操作 码。如先前所注意到的，指令还与其它寄存器合作，并非仅仅是写掩码寄存器。

执行VPTESTCONF的示例性方法

图2示出处理器中VPTESTCONF指令的执行的实施例。在201，取出 VPTESTCONF指令，该指令具有源写掩码寄存器操作数、源向量寄存器操作 数、操作数和目的地写掩码寄存器。

在203，通过解码逻辑解码VPTESTCONF指令。依赖于指令的格式，在 该阶段可解释各种数据，诸如是否有数据变换，写入和/或检索哪些寄存器、 访问哪些存储器地址等。

在205，检索/读取源操作数值。例如，读取源向量寄存器。如果源操作数 之一或两者是存储器操作数，则检索与该操作数相关联的数据元素。在一些实 施例中，将来自存储器的数据元素存储在临时寄存器中。在该阶段，在一些实 施例中，如果必要，对源写掩码数据进行零扩展，使其与源向量寄存器中的数 据元素尺寸相同。在一些实施例中，(经零扩展的)源写掩码数据被广播到与 源向量寄存器尺寸相同的临时向量寄存器。

在207，通过诸如一个或多个功能单元之类的执行资源执行VPTESTCONF 指令(或构成这一指令的操作，诸如微操作)，以将来自源掩码操作数的数据 与源紧缩数据操作数的每个数据元素进行逻辑“AND”，然后判断逻辑“AND” 操作中的哪些指示冲突以形成冲突检查结果，以及将冲突检查结果与来自源掩 码操作数的数据进行逻辑“AND”。

在209，第二“AND”的结果被存储在诸如目的地掩码操作数之类的目的 地位置中。虽然分别示出了207和209，但在一些实施例中，它们作为指令执 行的一部分一起执行。

图3示出用于处理VPTESTCONF指令的方法的实施例。在该实施例中， 假定先前已经执行了操作201-205中的一些(若不是全部)，然而未示出那些 操作，以免模糊下文呈现的细节。例如，未示出取出和解码，也未示出操作数 检索。

在301，将源写掩码寄存器的数据零扩展(如果需要的话)成与紧缩数据 源和目的地操作数的紧缩数据元素相同的尺寸。例如，如果源写掩码寄存器是 8位且具有值x0l且紧缩数据源和目的地的数据元素是16位，则源写掩码寄存 器的数据被扩展8位为x000l。在该阶段，还可完成广播。

图4示出用于该广播的示例性过程。在一些实施例中，在401，源写掩码 寄存器的(经零扩展的)数据被移动到通用寄存器。在403，源写掩码寄存器 的(经零扩展的)数据被广播到与源紧缩数据元素寄存器尺寸相同的临时紧缩 数据元素(向量)寄存器。

在303，执行(经零扩展的)源写掩码寄存器的内容与紧缩数据源的每个 数据元素的逻辑AND。如果执行广播，则在303，进行临时紧缩数据元素寄存 器与源紧缩数据元素寄存器的相应的逐数据元素位置的AND。

在305，判断每个AND操作的结果是否为零值。对于从AND操作得到的每 个零值，在307，将“1”写入临时存储位置的相应位位置。对于从AND操作得 到的每个非零值，在309，将“0”写入临时存储位置的相应位位置。”

在311，将临时存储位置的值与源写掩码寄存器的(经零扩展的)数据进 行AND，并且在313，该AND的结果被存储到目的地写掩码寄存器中。

以下是指令集中通常称为向量紧缩测试冲突(“VPBROADCASTM”) 指令的指令的实施例，以及可用于执行将在若干不同方面获益的这种指令的系 统、架构、指令格式等的实施例。VPBROADCASTM的执行导致尺寸为M的 掩码寄存器被广播到具有尺寸为N的元素的向量寄存器(N>M)。例如， VPBROADCASTMW2D将16位掩码广播到向量寄存器目的地的全部双字紧缩 数据元素。可存在很多形式的这种指令，诸如字节至字节(B2B)、字节至字 (B2W)、字至字(W2W)、字至四字(W2Q)、双字至双字(D2D)、双字至四字(D2W)、 以及四字至四字(Q2Q)等等。

图5示出VPBROADCASTM的操作的示例性图示。在所示的示例中，来 自(经零扩展的)源写掩码寄存器501的数据被广播到紧缩数据(向量)寄存 器目的地503的多个数据元素位置。

示例性VPBOADCASTM格式

该指令的示例性格式是“VPBROADCASTM{k2}Rl,Kl”，其中源操作数 K1是写掩码寄存器，目的地操作数R2是向量(紧缩数据)寄存器(诸如128、 256、512位寄存器等等)且VPBROADCASTM是指令的操作码。如先前所提 到的，指令还与其它寄存器合作，并非仅仅是写掩码寄存器。K2是可按照以上 详细描述的方式使用的可选写掩码。具体地，该写掩码的每个位位置可用于阻 挡广播的写入。例如，如果最低有效位的位置为0，则目的地寄存器的最低有 效数据元素位置不会被来自源写掩码寄存器的(经零扩展的)数据写入。操作 码可另外具有数据传送类型的指示，B2B、B2W等。这可用于判断要进行的零 扩展的量。

执行VPBROADCASTM的示例性方法

图6示出处理器中VPBROADCASTM指令的执行的实施例。在601，取 出具有源写掩码寄存器操作数和目的地向量寄存器的VPBROADCASTM指 令。

在603，通过解码逻辑解码VPBROADCASTM指令。依赖于指令的格式， 在该阶段可解释各种数据，诸如是否有数据变换，写入和/或检索哪些寄存器、 访问哪些存储器地址等。

在605，检索/读取源操作数值。例如，读取源写掩码寄存器。

在607，通过一个或多个功能单元之类的执行资源执行VPBROADCASTM 指令(或构成这一指令的操作，诸如微操作)，以便对源写掩码操作数的数据 进行零扩展(如果需要的话)，使得源写掩码操作数的数据与目的地向量寄存 器的数据元素尺寸相同。

在609，将源写掩码寄存器的(经零扩展的)数据广播(存储)到目的地 向量寄存器的每个数据元素位置。虽然分别示出了607和609，但在一些实施 例中，它们作为指令执行的一部分一起执行。

图7示出处理VPBROADCASTM指令的方法的实施例。在该实施例中， 假定先前已经执行了操作601-605中的一些(若不是全部)，然而未示出那些 操作，以免模糊下文呈现的细节。例如，未示出取出和解码，也未示出操作数 检索。

在701，将源写掩码寄存器的数据零扩展(如果需要的话)成与紧缩数据 目的地的紧缩数据元素相同的尺寸。例如，如果源写掩码寄存器是8位且具有 值x0l且紧缩数据源和目的地的数据元素是16位，则源写掩码寄存器的数据被 扩展8位为x000l。

在703，源写掩码的(经零扩展的)数据被写入到目的地寄存器的最低有 效数据元素位置。

在705，判断这是否是目的地位置的最高有效数据元素位置。如果是，则 在707完成广播。在一些实施例中，在写入最低有效数据元素位置后，跳过该 步骤。

如果否，在709，写掩码的(经零扩展的)数据被写入到目的地寄存器的 下一最低有效数据元素位置。在705，判断这是否是目的地位置的最高有效数 据元素位置。

尽管关于图7的以上描述被示为顺序过程，但在一些实施例中，目的地寄 存器的数据元素位置被并行写入。另外，如上所指出的，在一些实施例中，写 掩码寄存器也可被用于禁止对数据元素位置的写入。

示例性指令格式

本文中所描述的指令的实施例可以不同的格式体现。另外，在下文中详述 示例性系统、架构、以及流水线。指令的实施例可在这些系统、架构、以及流 水线上执行，但是不限于详述的系统、架构、以及流水线。

示例性寄存器架构

图9是根据本发明的一个实施例的寄存器架构900的框图。在所示出 的实施例中，有32个512位宽的向量寄存器910；这些寄存器被引用为zmm0 到zmm31。较低的16zmm寄存器的较低阶256个位覆盖在寄存器ymm0-16 上。较低的16zmm寄存器的较低阶128个位(ymm寄存器的较低阶128 个位)覆盖在寄存器xmm0-15上。

通用寄存器925——在所示出的实施例中，有十六个64位通用寄存器， 这些寄存器与现有的x86寻址模式一起使用来寻址存储器操作数。这些寄 存器通过名称RAX、RBX、RCX、RDX、RBP、RSI、RDI、RSP以及R8 到R15来引用。

标量浮点堆栈寄存器组(x87堆栈)945，在其上面重叠了MMX紧缩 整数平坦寄存器组950——在所示出的实施例中，x87堆栈是用于使用x87 指令集扩展来对32/64/80位浮点数据执行标量浮点运算的八元素堆栈；而 使用MMX寄存器来对64位紧缩整数数据执行操作，以及为在MMX和 XMM寄存器之间执行的一些操作保存操作数。

本发明的替代实施例可以使用较宽的或较窄的寄存器。另外，本发明 的替代实施例可以使用更多、更少或不同的寄存器组和寄存器。

示例性核架构、处理器和计算机架构

处理器核可以用出于不同目的的不同方式在不同的处理器中实现。例 如，这样的核的实现可以包括：1)旨在用于通用计算的通用有序核；2) 预期用于通用计算的高性能通用无序核；3)旨在主要用于图形和/或科学(吞 吐量)计算的专用核。不同处理器的实现可包括：1)包括旨在用于通用计 算的一个或多个通用有序核和/或旨在用于通用计算的一个或多个通用无序 核的CPU；以及2)包括旨在主要用于图形和/或科学(吞吐量)的一个或 多个专用核的协处理器。这样的不同处理器导致不同的计算机系统架构， 其可包括：1)在与CPU分开的芯片上的协处理器；2)在与CPU相同的 封装中但分开的管芯上的协处理器；3)与CPU在相同管芯上的协处理器 (在该情况下，这样的协处理器有时被称为诸如集成图形和/或科学(吞吐 量)逻辑等专用逻辑，或被称为专用核)；以及4)可以将所描述的CPU (有时被称为应用核或应用处理器)、以上描述的协处理器和附加功能包 括在同一管芯上的芯片上系统。接着描述示例性核架构，随后描述示例性 处理器和计算机架构。

示例性核架构

有序和无序核框图

图10A是示出根据本发明的各实施例的示例性有序流水线和示例性的 寄存器重命名的无序发布/执行流水线的框图。图10B是示出根据本发明的 各实施例的要包括在处理器中的有序架构核的示例性实施例和示例性的寄 存器重命名的无序发布/执行架构核的框图。图10A-B中的实线框示出了有 序流水线和有序核，而可选增加的虚线框示出了寄存器重命名的、无序发 布/执行流水线和核。给定有序方面是无序方面的子集的情况下，将描述无 序方面。

在图10A中，处理器流水线1000包括取出级1002、长度解码级1004、 解码级1006、分配级1008、重命名级1010、调度(也称为分派或发布)级 1012、寄存器读取/存储器读取级1014、执行级1016、写回/存储器写入级 1018、异常处理级1022和提交级1024。

图10B示出了包括耦合到执行引擎单元1050的前端单元1030的处理 器核1090，且执行引擎单元和前端单元两者都耦合到存储器单元1070。核 1090可以是精简指令集计算(RISC)核、复杂指令集计算(CISC)核、超 长指令字(VLIW)核或混合或替代核类型。作为又一选项，核1090可以 是专用核，诸如例如网络或通信核、压缩引擎、协处理器核、通用计算图 形处理器单元(GPGPU)核、或图形核等等。

前端单元1030包括耦合到指令高速缓存单元1034的分支预测单元 1032，该指令高速缓存单元1034耦合到指令转换后备缓冲器(TLB)1036， 该指令转换后备缓冲器1036耦合到指令取出单元1038，指令取出单元1038 耦合到解码单元1040。解码单元1040(或解码器)可解码指令，并生成从 原始指令解码出的、或以其他方式反映原始指令的、或从原始指令导出的 一个或多个微操作、微代码进入点、微指令、其他指令、或其他控制信号 作为输出。解码单元1040可使用各种不同的机制来实现。合适的机制的示 例包括但不限于查找表、硬件实现、可编程逻辑阵列(PLA)、微代码只 读存储器(ROM)等。在一个实施例中，核1090包括(例如，在解码单元 1040中或否则在前端单元1030内的)用于存储某些宏指令的微代码的微代 码ROM或其他介质。解码单元1040耦合到执行引擎单元1050中的重命名 /分配单元1052。

执行引擎单元1050包括重命名/分配器单元1052，该重命名/分配器单 元1052耦合至引退单元1054和一个或多个调度器单元1056的集合。调度 器单元1056表示任何数目的不同调度器，包括预留站、中央指令窗等。调 度器单元1056耦合到物理寄存器组单元1058。每个物理寄存器组单元1058 表示一个或多个物理寄存器组，其中不同的物理寄存器组存储一种或多种 不同的数据类型，诸如标量整数、标量浮点、紧缩整数、紧缩浮点、向量 整数、向量浮点、状态(例如，作为要执行的下一指令的地址的指令指针) 等。在一个实施例中，物理寄存器组单元1058包括向量寄存器单元和标量 寄存器单元。这些寄存器单元可以提供架构向量寄存器、向量掩码寄存器、 和通用寄存器。物理寄存器组单元1058与引退单元1054重叠以示出可以 用来实现寄存器重命名和无序执行的各种方式(例如，使用重新排序缓冲 器和引退寄存器组；使用将来的文件、历史缓冲器和引退寄存器组；使用 寄存器映射和寄存器池等等)。引退单元1054和物理寄存器组单元1058 耦合到执行群集1060。执行群集1060包括一个或多个执行单元1062的集 合和一个或多个存储器访问单元1064的集合。执行单元1062可以对各种 类型的数据(例如，标量浮点、紧缩整数、紧缩浮点、向量整型、向量浮 点)执行各种操作(例如，移位、加法、减法、乘法)。尽管一些实施例 可以包括专用于特定功能或功能集合的多个执行单元，但其他实施例可包 括全部执行所有功能的仅一个执行单元或多个执行单元。调度器单元1056、 物理寄存器组单元1058和执行群集1060被示为可能有多个，因为某些实 施例为某些类型的数据/操作创建分开的流水线(例如，标量整型流水线、 标量浮点/紧缩整型/紧缩浮点/向量整型/向量浮点流水线，和/或各自具有其 自己的调度器单元、物理寄存器组单元和/或执行群集的存储器访问流水 线——以及在分开的存储器访问流水线的情况下，实现其中仅该流水线的 执行群集具有存储器访问单元1064的某些实施例)。还应当理解，在使用 分开的流水线的情况下，这些流水线中的一个或多个可以为无序发布/执行， 并且其余流水线可以为有序发布/执行。

存储器访问单元1064的集合耦合到存储器单元1070，该存储器单元 1070包括耦合到数据高速缓存单元1074的数据TLB单元1072，其中数据 高速缓存单元1074耦合到二级(L2)高速缓存单元1076。在一个示例性 实施例中，存储器访问单元1064可以包括加载单元、存储地址单元和存储 数据单元，这些单元中的每一个单元耦合到存储器单元1070中的数据TLB 单元1072。指令高速缓存单元1034还耦合到存储器单元1070中的二级(L2) 高速缓存单元1076。L2高速缓存单元1076耦合到一个或多个其他级的高 速缓存，并最终耦合到主存储器。

作为示例，示例性寄存器重命名的、无序发布/执行核架构可以如下实 现流水线1000：1)指令取出1038执行取出和长度解码级1002和1004；2)解 码单元1040执行解码级1006；3)重命名/分配器单元1052执行分配级1008 和重命名级1010；4)调度器单元1056执行调度级1012；5)物理寄存器组 单元1058和存储器单元1070执行寄存器读取/存储器读取级1014；执行群 集1060执行执行级1016；6)存储器单元1070和物理寄存器组单元1058执 行写回/存储器写入级1018；7)各单元可牵涉到异常处理级1022；以及8) 引退单元1054和物理寄存器组单元1058执行提交级1024。

核1090可支持一个或多个指令集(例如，x86指令集(具有与较新版 本一起添加的一些扩展)；加利福尼亚州桑尼维尔市的MIPS技术公司的 MIPS指令集；加利福尼州桑尼维尔市的ARM控股的ARM指令集(具有 诸如NEON等可选附加扩展))，其中包括本文中描述的各指令。在一个 实施例中，核1090包括用于支持紧缩数据指令集扩展(例如，AVX1、AVX2 和/或先前描述的一些形式的一般向量友好指令格式(U＝0和/或U＝1))的 逻辑，从而允许很多多媒体应用使用的操作能够使用紧缩数据来执行。

应当理解，核可支持多线程化(执行两个或更多个并行的操作或线程 的集合)，并且可以按各种方式来完成该多线程化，此各种方式包括时分 多线程化、同步多线程化(其中单个物理核为物理核正在同步多线程化的 各线程中的每一个线程提供逻辑核)、或其组合(例如，时分取出和解码 以及此后诸如用超线程化技术来同步多线程化)。

尽管在无序执行的上下文中描述了寄存器重命名，但应当理解，可以 在有序架构中使用寄存器重命名。尽管所示出的处理器的实施例还包括分 开的指令和数据高速缓存单元1034/1074以及共享L2高速缓存单元1076， 但替代实施例可以具有用于指令和数据两者的单个内部高速缓存，诸如例 如一级(L1)内部高速缓存或多个级别的内部高速缓存。在一些实施例中， 该系统可包括内部高速缓存和在核和/或处理器外部的外部高速缓存的组 合。或者，所有高速缓存都可以在核和/或处理器的外部。

具体的示例性有序核架构

图11A-B示出了更具体的示例性有序核架构的框图，该核将是芯片中 的若干逻辑块之一(包括相同类型和/或不同类型的其他核)。根据应用， 这些逻辑块通过高带宽的互连网络(例如，环形网络)与一些固定的功能 逻辑、存储器I/O接口和其它必要的I/O逻辑通信。

图11A是根据本发明的各实施例的单个处理器核以及它与管芯上互连 网络1102的连接及其二级(L2)高速缓存1104的本地子集的框图。在一个实 施例中，指令解码器1100支持具有紧缩数据指令集扩展的x86指令集。L1 高速缓存1106允许对进入标量和向量单元中的高速缓存存储器的低等待时 间访问。尽管在一个实施例中(为了简化设计)，标量单元1108和向量单元 1110使用分开的寄存器集合(分别为标量寄存器1112和向量寄存器1114)， 并且在这些寄存器之间转移的数据被写入到存储器并随后从一级(L1)高速 缓存1106读回，但是本发明的替代实施例可以使用不同的方法(例如使用 单个寄存器集合或包括允许数据在这两个寄存器组之间传输而无需被写入 和读回的通信路径)。

L2高速缓存的本地子集1104是全局L2高速缓存的一部分，该全局 L2高速缓存被划分成多个分开的本地子集，即每个处理器核一个本地子集。 每个处理器核具有到其自己的L2高速缓存1104的本地子集的直接访问路 径。被处理器核读出的数据被存储在其L2高速缓存子集1104中，并且可 以与其他处理器核访问其自己的本地L2高速缓存子集并行地被快速访问。 被处理器核写入的数据被存储在其自己的L2高速缓存子集1104中，并在 必要的情况下从其它子集清除。环形网络确保共享数据的一致性。环形网 络是双向的，以允许诸如处理器核、L2高速缓存和其它逻辑块之类的代理 在芯片内彼此通信。每个环形数据路径为每个方向1012位宽。

图11B是根据本发明的各实施例的图11A中的处理器核的一部分的展 开图。图11B包括L1高速缓存1104的L1数据高速缓存1106A部分，以 及关于向量单元1110和向量寄存器1114的更多细节。具体地说，向量单 元1110是16宽向量处理单元(VPU)(见16宽ALU 1128)，该单元执行整型、 单精度浮点以及双精度浮点指令中的一个或多个。该VPU通过混合单元 1120支持对寄存器输入的混合、通过数值转换单元1122A-B支持数值转换、 并通过复制单元1124支持对存储器输入的复制。

具有集成存储器控制器和图形器件的处理器

图12是根据本发明的各实施例可能具有一个以上核、可能具有集成存 储器控制器、以及可能具有集成图形器件的处理器1200的框图。图12中 的实线框示出具有单个核1202A、系统代理1210、一个或多个总线控制器 单元1216的集合的处理器1200，而虚线框的可选附加示出具有多个核 1202A-N、系统代理单元1210中的一个或多个集成存储器控制器单元1214 的集合以及专用逻辑1208的替代处理器1200。

因此，处理器1200的不同实现可包括：1)CPU，其中专用逻辑1208 是集成图形和/或科学(吞吐量)逻辑(其可包括一个或多个核)，并且核 1202A-N是一个或多个通用核(例如，通用的有序核、通用的无序核、这 两者的组合)；2)协处理器，其中核1202A-N是旨在主要用于图形和/或科 学(吞吐量)的多个专用核；以及3)协处理器，其中核1202A-N是多个通 用有序核。因此，处理器1200可以是通用处理器、协处理器或专用处理器， 诸如例如网络或通信处理器、压缩引擎、图形处理器、GPGPU(通用图形 处理单元)、高吞吐量的集成众核(MIC)协处理器(包括30个或更多核)、 或嵌入式处理器等。该处理器可以被实现在一个或多个芯片上。处理器1200 可以是一个或多个衬底的一部分，和/或可以使用诸如例如BiCMOS、CMOS 或NMOS等的多个加工技术中的任何一个技术将处理器1200实现在一个 或多个衬底上。

存储器层次结构包括在各核内的一个或多个级别的高速缓存、一个或 多个共享高速缓存单元1206的集合、以及耦合至集成存储器控制器单元 1214的集合的外部存储器(未示出)。该共享高速缓存单元1206的集合可以 包括一个或多个中间级高速缓存，诸如二级(L2)、三级(L3)、四级(L4) 或其他级别的高速缓存、末级高速缓存(LLC)、和/或其组合。尽管在一 个实施例中，基于环的互连单元1212将集成图形逻辑1208、共享高速缓存 单元1206的集合以及系统代理单元1210/集成存储器控制器单元1214互 连，但替代实施例可使用任何数量的公知技术来将这些单元互连。在一个 实施例中，可以维护一个或多个高速缓存单元1206和核1202A-N之间的一 致性(coherency)。

在一些实施例中，核1202A-N中的一个或多个核能够多线程化。系统 代理1210包括协调和操作核1202A-N的那些组件。系统代理单元1210可 包括例如功率控制单元(PCU)和显示单元。PCU可以是或包括用于调整核 1202A-N和集成图形逻辑1208的功率状态所需的逻辑和组件。显示单元用 于驱动一个或多个外部连接的显示器。

核1202A-N在架构指令集方面可以是同构的或异构的；即，这些核 1202A-N中的两个或更多个核可能能够执行相同的指令集，而其他核可能 能够执行该指令集的仅仅子集或不同的指令集。

示例性计算机架构

图13-16是示例性计算机架构的框图。本领域已知的对膝上型设备、 台式机、手持PC、个人数字助理、工程工作站、服务器、网络设备、网络 集线器、交换机、嵌入式处理器、数字信号处理器(DSP)、图形设备、 视频游戏设备、机顶盒、微控制器、蜂窝电话、便携式媒体播放器、手持 设备以及各种其他电子设备的其他系统设计和配置也是合适的。一般地， 能够包含本文中所公开的处理器和/或其它执行逻辑的多个系统和电子设备 一般都是合适的。

现在参见图13，所示为根据本发明的一个实施例的系统1300的框图。 系统1300可以包括一个或多个处理器1310、1315，这些处理器耦合到控制 器中枢1320。在一个实施例中，控制器中枢1320包括图形存储器控制器中 枢(GMCH)1390和输入/输出中枢(IOH)1350(其可以在分开的芯片上)； GMCH 1390包括存储器和图形控制器，存储器1340和协处理器1345耦合 到该存储器和图形控制器；IOH 1350将输入/输出(I/O)设备1360耦合到 GMCH 1390。或者，存储器和图形控制器中的一个或两者可以被集成在处 理器内(如本文中所描述的)，存储器1340和协处理器1345直接耦合到 处理器1310以及控制器中枢1320，控制器中枢1320与IOH 1350处于单个 芯片中。

附加处理器1315的任选性质用虚线表示在图13中。每一处理器1310、 1315可包括本文中描述的处理核中的一个或多个，并且可以是处理器1200 的某一版本。

存储器1340可以是例如动态随机存取存储器(DRAM)、相变存储器 (PCM)或这两者的组合。对于至少一个实施例，控制器中枢1320经由诸 如前端总线(FSB)之类的多分支总线、诸如快速通道互连(QPI)之类的 点对点接口、或者类似的连接1395与处理器1310、1315进行通信。

在一个实施例中，协处理器1345是专用处理器，诸如例如高吞吐量 MIC处理器、网络或通信处理器、压缩引擎、图形处理器、GPGPU、或嵌 入式处理器等等。在一个实施例中，控制器中枢1320可以包括集成图形加 速器。

在物理资源1310、1315之间可以存在包括架构、微架构、热、和功耗 特征等的一系列品质度量方面的各种差异。

在一个实施例中，处理器1310执行控制一般类型的数据处理操作的指 令。协处理器指令可嵌入在这些指令中。处理器1310将这些协处理器指令 识别为应当由附连的协处理器1345执行的类型。因此，处理器1310在协 处理器总线或者其他互连上将这些协处理器指令(或者表示协处理器指令 的控制信号)发布到协处理器1345。协处理器1345接受并执行所接收的协 处理器指令。

现在参考图14，所示为根据本发明的一实施例的更具体的第一示例性 系统1400的框图。如图14所示，多处理器系统1400是点对点互连系统， 并包括经由点对点互连1450耦合的第一处理器1470和第二处理器1480。 处理器1470和1480中的每一个都可以是处理器1200的某一版本。在本发 明的一个实施例中，处理器1470和1480分别是处理器1310和1315，而协 处理器1438是协处理器1345。在另一实施例中，处理器1470和1480分别 是处理器1310和协处理器1345。

处理器1470和1480被示为分别包括集成存储器控制器(IMC)单元 1472和1482。处理器1470还包括作为其总线控制器单元的一部分的点对 点(P-P)接口1476和1478；类似地，第二处理器1480包括点对点接口 1486和1488。处理器1470、1480可以使用点对点(P-P)电路1478、1488 经由P-P接口1450来交换信息。如图14所示，IMC 1472和1482将各处 理器耦合至相应的存储器，即存储器1432和存储器1434，这些存储器可以 是本地附连至相应的处理器的主存储器的部分。

处理器1470、1480可各自经由使用点对点接口电路1476、1494、1486、 1498的各个P-P接口1452、1454与芯片组1490交换信息。芯片组1490 可以可选地经由高性能接口1439与协处理器1438交换信息。在一个实施 例中，协处理器1438是专用处理器，诸如例如高吞吐量MIC处理器、网 络或通信处理器、压缩引擎、图形处理器、GPGPU、或嵌入式处理器等等。

共享高速缓存(未示出)可以被包括在任一处理器之内，或被包括在 两个处理器外部但仍经由P-P互连与这些处理器连接，从而如果将某处理 器置于低功率模式时，可将任一处理器或两个处理器的本地高速缓存信息 存储在该共享高速缓存中。

芯片组1490可经由接口1496耦合至第一总线1416。在一个实施例中， 第一总线1416可以是外围组件互连(PCI)总线，或诸如PCI Express总线或 其它第三代I/O互连总线之类的总线，但本发明的范围并不受此限制。

如图14所示，各种I/O设备1414可以连同总线桥1418耦合到第一总 线1416，总线桥1418将第一总线1416耦合至第二总线1420。在一个实施 例中，诸如协处理器、高吞吐量MIC处理器、GPGPU的处理器、加速器 (诸如例如图形加速器或数字信号处理器(DSP)单元)、现场可编程门 阵列或任何其他处理器的一个或多个附加处理器1415耦合到第一总线 1416。在一个实施例中，第二总线1420可以是低引脚计数(LPC)总线。各 种设备可以被耦合至第二总线1420，在一个实施例中这些设备包括例如键 盘/鼠标1422、通信设备1427以及诸如可包括指令/代码和数据1430的盘 驱动器或其它大容量存储设备的存储单元1428。此外，音频I/O 1424可以 被耦合至第二总线1420。注意，其它架构是可能的。例如，代替图14的点 对点架构，系统可以实现多分支总线或其它这类架构。

现在参考图15，所示为根据本发明的实施例的更具体的第二示例性系 统1500的框图。图14和图15中的相同部件用相同附图标记表示，并从图 15中省去了图14中的某些方面，以避免使图15的其它方面变得模糊。

图15示出处理器1470、1480可分别包括集成存储器和I/O控制逻辑 (“CL”)1472和1482。因此，CL 1472、1482包括集成存储器控制器单元 并包括I/O控制逻辑。图15不仅示出存储器1432、1434耦合至CL 1472、 1482，而且还示出I/O设备1514也耦合至控制逻辑1472、1482。传统I/O 设备1515被耦合至芯片组1490。

现在参考图16，所示为根据本发明的一实施例的SoC 1600的框图。 在图12中，相似的部件具有同样的附图标记。另外，虚线框是更先进的SoC 的可选特征。在图16中，互连单元1602被耦合至：应用处理器1610，该 应用处理器包括一个或多个核202A-N的集合以及共享高速缓存单元1206； 系统代理单元1210；总线控制器单元1216；集成存储器控制器单元1214； 一组或一个或多个协处理器1620，其可包括集成图形逻辑、图像处理器、 音频处理器和视频处理器；静态随机存取存储器(SRAM)单元1630；直接存 储器存取(DMA)单元1632；以及用于耦合至一个或多个外部显示器的显示 单元1640。在一个实施例中，协处理器1620包括专用处理器，诸如例如网 络或通信处理器、压缩引擎、GPGPU、高吞吐量MIC处理器、或嵌入式处 理器等等。

本文公开的机制的各实施例可以被实现在硬件、软件、固件或这些实 现方法的组合中。本发明的实施例可实现为在可编程系统上执行的计算机 程序或程序代码，该可编程系统包括至少一个处理器、存储系统(包括易失 性和非易失性存储器和/或存储元件)、至少一个输入设备以及至少一个输出 设备。

可将程序代码(诸如图14中示出的代码1430)应用于输入指令，以 执行本文描述的各功能并生成输出信息。可以按已知方式将输出信息应用 于一个或多个输出设备。为了本申请的目的，处理系统包括具有诸如例如 数字信号处理器(DSP)、微控制器、专用集成电路(ASIC)或微处理器之类的 处理器的任何系统。

程序代码可以用高级程序化语言或面向对象的编程语言来实现，以便 与处理系统通信。在需要时，也可用汇编语言或机器语言来实现程序代码。 事实上，本文中描述的机制不限于任何特定编程语言的范围。在任一情形 下，该语言可以是编译语言或解释语言。

至少一个实施例的一个或多个方面可以由存储在机器可读介质上的表 示性指令来实现，指令表示处理器中的各种逻辑，指令在被机器读取时使 得该机器制作用于执行本文所述的技术的逻辑。被称为“IP核”的这些表示 可以被存储在有形的机器可读介质上，并被提供给多个客户或生产设施以 加载到实际制造该逻辑或处理器的制造机器中。

这样的机器可读存储介质可以包括但不限于通过机器或设备制造或形 成的物品的非瞬态的有形安排，其包括存储介质，诸如：硬盘；任何其它 类型的盘，包括软盘、光盘、紧致盘只读存储器(CD-ROM)、紧致盘可重写 (CD-RW)以及磁光盘；半导体器件，例如只读存储器(ROM)、诸如动态随 机存取存储器(DRAM)和静态随机存取存储器(SRAM)之类的随机存取存储 器(RAM)、可擦除可编程只读存储器(EPROM)、闪存、电可擦除可编程只 读存储器(EEPROM)；相变存储器(PCM)；磁卡或光卡；或适于存储电子 指令的任何其它类型的介质。

因此，本发明的各实施例还包括非瞬态的有形机器可读介质，该介质 包含指令或包含设计数据，诸如硬件描述语言(HDL)，它定义本文中描述的 结构、电路、装置、处理器和/或系统特征。这些实施例也被称为程序产品。

仿真(包括二进制变换、代码变形等)

在一些情况下，指令转换器可用来将指令从源指令集转换至目标指令 集。例如，指令转换器可以变换(例如使用静态二进制变换、包括动态编译 的动态二进制变换)、变形、仿真或以其它方式将指令转换成将由核来处理 的一个或多个其它指令。指令转换器可以用软件、硬件、固件、或其组合 实现。指令转换器可以在处理器上、在处理器外、或者部分在处理器上且 部分在处理器外。

图17是根据本发明的各实施例的对照使用软件指令转换器将源指令 集中的二进制指令转换成目标指令集中的二进制指令的框图。在所示的实 施例中，指令转换器是软件指令转换器，但作为替代，该指令转换器可以 用软件、固件、硬件或其各种组合来实现。图17示出可以使用x86编译器 1704来编译利用高级语言1702的程序，以生成可以由具有至少一个x86 指令集核的处理器1716原生执行的x86二进制代码1706。具有至少一个 x86指令集核的处理器1716表示任何处理器，这些处理器能通过兼容地执 行或以其他方式处理以下内容来执行与具有至少一个x86指令集核的英特 尔处理器基本相同的功能：1)英特尔x86指令集核的指令集的本质部分， 或2)目标为在具有至少一个x86指令集核的英特尔处理器上运行的应用或 其它程序的目标代码版本，以便取得与具有至少一个x86指令集核的英特 尔处理器基本相同的结果。x86编译器1704表示用于生成x86二进制代码 1706(例如，目标代码)的编译器，该二进制代码1706可通过或不通过附 加的链接处理在具有至少一个x86指令集核的处理器1716上执行。类似地， 图17示出可以使用替代的指令集编译器1708来编译利用高级语言1702的 程序，以生成可以由不具有至少一个x86指令集核的处理器1714(例如具 有执行加利福尼亚州桑尼维尔市的MIPS技术公司的MIPS指令集、和/或 执行加利福尼亚州桑尼维尔市的ARM控股公司的ARM指令集的核的处理 器)原生执行的替代指令集二进制代码1710。指令转换器1712被用来将 x86二进制代码1706转换成可以由不具有x86指令集核的处理器1714原生 执行的代码。该转换后的代码不大可能与替代性指令集二进制代码1710相 同，因为能够这样做的指令转换器难以制造；然而，转换后的代码将完成 一般操作并由来自替代指令集的指令构成。因此，指令转换器1712通过仿 真、模拟或任何其它过程来表示允许不具有x86指令集处理器或核的处理 器或其它电子设备执行x86二进制代码1706的软件、固件、硬件或其组合。