CTIA型CMOS焦平面读出电路及信号读出控制方法

摘要

一种CTIA型CMOS焦平面读出电路，某一像元在二维焦平面阵列中的位置用标记Celln,m表达，其中，n表示该像元在二维焦平面阵列中所处的行数，m表示该像元在二维焦平面阵列中所处的列数；则标记为Celln,m的像元所对应的采样单元中的A节点，分别通过四条连接导线与标记为Celln-1,m、Celln+1,m、Celln,m-1和Celln,m+1的四个像元所对应的采样单元中的A节点电气连接；所述连接导线上设置有连接开关。本发明的有益技术效果是：通过对采样单元进行拼接，可以降低CMOS焦平面读出电路每帧读出的数据量，从而缩短单帧读出所需的时间，使帧频得到提高。

说明书

技术领域

本发明涉及一种CMOS焦平面成像技术，尤其涉及一种CTIA型CMOS焦平面读出电路及信号读出 控制方法。

背景技术

焦平面成像技术在工业、医疗、科学研究等领域都有着广泛而深入的应用。焦平面成像系统主要包含 二维焦平面阵列和焦平面读出电路，二者通过铟柱连接，铟柱将二维焦平面阵列产生的光生电流信号传输 至焦平面读出电路，由焦平面读出电路进行相应的缓冲放大等操作，并按照用户的要求进行读出。CMOS 焦平面读出电路是现今焦平面读出电路的主流。其中，CTIA型焦平面读出电路由于在从低到高的背景范 围内具有较低的噪声与较高的线性度，已经成为CMOS焦平面读出电路应用中采样单元的主要类型。

图像传感器的像素拼接技术，即binning技术是指将像素输出信号进行相加，通过降低分辨率来提高 灵敏度、信噪比、帧频等参数，但对于CMOS焦平面成像系统而言，由于光敏元(即像元)通常为非硅基 材料制造，与现有的像素拼接技术在工艺性上无法兼容。

发明内容

针对背景技术中的问题，本发明提出了一种CTIA型CMOS焦平面读出电路，包括由多个像元组成的 二维焦平面阵列和由多个采样单元组成的CMOS焦平面读出电路，所述采样单元为CTIA型采样单元；所 述采样单元由运算放大器、积分电容、复位开关、采样开关、采样保持电容和采样输出开关组成，所述积 分电容和复位开关并联在运算放大器的输入端和输出端之间，所述运算放大器的输出端与A节点连接，采 样开关设置于运算放大器输出端和A节点之间的线路上，采样保持电容一端与A节点连接，采样保持电 容另一端接地，A节点与采样单元输出端连接，采样输出开关设置于A节点和采样单元输出端之间的线路 上；所述采样单元与像元一一对应，运算放大器输入端与像元输出端之间电气连接；其创新在于：某一像 元在二维焦平面阵列中的位置用标记Celln,m表达，其中，n表示该像元在二维焦平面阵列中所处的行数， m表示该像元在二维焦平面阵列中所处的列数；则标记为Celln,m的像元所对应的采样单元中的A节点， 分别通过四条连接导线与标记为Celln-1,m、Celln+1,m、Celln,m-1和Celln,m+1的四个像元所对应的采样 单元中的A节点电气连接；所述连接导线上设置有连接开关。

本发明的原理是：由于CMOS焦平面成像系统在工艺性上无法兼容现有的像素拼接技术，于是发明人 从CMOS焦平面读出电路的采样单元入手，通过对采样单元进行拼接设计来降低读出数据量，从而缩短 CMOS焦平面读出电路的读出时间，提高帧频。

基于前述硬件方案，本发明还提出了一种CTIA型CMOS焦平面读出电路信号读出控制方法，所涉及 的硬件如前所述；具体的控制方法为：将相邻的多个像元记为一个探测单元，二维焦平面阵列中的多个像 元即形成若干个探测单元，每个像元仅对应一个探测单元，分属于不同探测单元的两个像元所对应的采样 单元之间的连接导线上的连接开关处于常开状态；则像元向采样单元输出光生电流信号时，先驱动采样开 关闭合并延迟断开，采样开关断开后驱动复位开关闭合并延迟断开，复位开关断开后驱动探测单元内的多 个像元对应的多个连接开关全部闭合并延迟断开，连接开关断开后驱动探测单元内的多个像元对应的多个 采样输出开关中的一者闭合，其余采样输出开关保持断开状态。

采用本发明的方案后，用户既可以选择常规的读出方式，也可以根据需要设定探测单元的划分方式以 及单个探测单元内的像元数量(实质上就是可以对分辨率进行调节)，为后期信号处理提供了多种可选方 案，使用户可以自定义信号读出方式。

优选地，每个探测单元内所包含的像元数量相同。

优选地，每个探测单元内所包含的像元数量为2个或2个以上。

本发明的有益技术效果是：通过对采样单元进行拼接，可以降低CMOS焦平面读出电路每帧读出的数 据量，从而缩短单帧读出所需的时间，使帧频得到提高。

附图说明

图1、CTIA型CMOS焦平面读出电路中单个采样单元的电气原理示意图；

图2、单个采样单元及与之相连的采样单元之间的电气连接关系示意图(在本图中，用标记B来代表 图1中采样开关及采样开关左侧的相关电气结构)；

图3、用对应二维焦平面阵列中的像元位置的二维矩阵形式来表示多个采样单元时，多个采样单元之 间的电气关系示意图；

图4、在二维焦平面阵列中，按2×2方式划分探测单元时的电气关系示意图；

图5、在二维焦平面阵列中，按1×1方式划分探测单元时的电气关系示意图；

图中各个标记所对应的名称分别为：运算放大器1、积分电容2、复位开关3、采样开关4、采样保持 电容5、采样输出开关6、连接开关7、采样单元输出端V_OUT、参考电压端V_ref、像元输出的光生电流信号 I_det。

具体实施方式

一种CTIA型CMOS焦平面读出电路，包括由多个像元组成的二维焦平面阵列和由多个采样单元组成 的CMOS焦平面读出电路，所述采样单元为CTIA型采样单元；所述采样单元由运算放大器1、积分电容 2、复位开关3、采样开关4、采样保持电容5和采样输出开关6组成，所述积分电容2和复位开关3并联 在运算放大器1的输入端和输出端之间，所述运算放大器1的输出端与A节点连接，采样开关4设置于运 算放大器1输出端和A节点之间的线路上，采样保持电容5一端与A节点连接，采样保持电容5另一端 接地，A节点与采样单元输出端V_OUT连接，采样输出开关6设置于A节点和采样单元输出端V_OUT之间的 线路上；所述采样单元与像元一一对应，运算放大器1输入端与像元输出端之间电气连接；

其创新在于：某一像元在二维焦平面阵列中的位置用标记Celln,m表达，其中，n表示该像元在二维 焦平面阵列中所处的行数，m表示该像元在二维焦平面阵列中所处的列数；则标记为Celln,m的像元所对 应的采样单元中的A节点，分别通过四条连接导线与标记为Celln-1,m、Celln+1,m、Celln,m-1和Celln,m+1 的四个像元所对应的采样单元中的A节点电气连接；所述连接导线上设置有连接开关7。

一种CTIA型CMOS焦平面读出电路信号读出控制方法，所涉及的硬件包括：由多个像元组成的二维 焦平面阵列和由多个采样单元组成的CMOS焦平面读出电路，所述采样单元为CTIA型采样单元；所述采 样单元由运算放大器1、积分电容2、复位开关3、采样开关4、采样保持电容5和采样输出开关6组成， 所述积分电容2和复位开关3并联在运算放大器1的输入端和输出端之间，所述运算放大器1的输出端与 A节点连接，采样开关4设置于运算放大器1输出端和A节点之间的线路上，采样保持电容5一端与A 节点连接，采样保持电容5另一端接地，A节点与采样单元输出端V_OUT连接，采样输出开关6设置于A 节点和采样单元输出端V_OUT之间的线路上；所述采样单元与像元一一对应，运算放大器1输入端与像元 输出端之间电气连接；某一像元在二维焦平面阵列中的位置用标记Celln,m表达，其中，n表示该像元在 二维焦平面阵列中所处的行数，m表示该像元在二维焦平面阵列中所处的列数；则标记为Celln,m的像元 所对应的采样单元中的A节点，分别通过四条连接导线与标记为Celln-1,m、Celln+1,m、Celln,m-1和 Celln,m+1的四个像元所对应的采样单元中的A节点电气连接；所述连接导线上设置有连接开关7；其创 新在于：

将相邻的多个像元记为一个探测单元，二维焦平面阵列中的多个像元即形成若干个探测单元，每个像 元仅对应一个探测单元，分属于不同探测单元的两个像元所对应的采样单元之间的连接导线上的连接开关 处于常开状态；则像元向采样单元输出光生电流信号时，先驱动采样开关4闭合并延迟断开，采样开关4 断开后驱动复位开关3闭合并延迟断开，复位开关3断开后驱动探测单元内的多个像元对应的多个连接开 关7全部闭合并延迟断开，连接开关7断开后驱动探测单元内的多个像元对应的多个采样输出开关6中的 一者闭合，其余采样输出开关6保持断开状态。

进一步地，每个探测单元内所包含的像元数量相同。

进一步地，每个探测单元内所包含的像元数量为2个或2个以上。

参见图4，以2×2形式的探测单元为例，第一行第一列采样单元Cell1,1与第一行第二列采样单元 Cell1,2、第二行第一列采样单元Cell2,1、第二行第二列采样单元Cell2,2之间通连接开关7连接，这就使 得该探测单元内的四个采样单元的采样保持电容5相互连接了，其他探测单元中的采样单元以相同的方式 进行连接。正常读出时，所有连接开关7均处于常开状态，采样单元按现有工作模式一一对应地对多个像 元输出的光生电流信号进行处理。采用2×2探测单元模式后，像元向采样单元输出光生电流信号时，先驱 动采样开关4闭合，光生电流信号经运算放大器1处理后形成积分信号，积分信号从运算放大器1输出端 转移至采样保持电容5内，采样保持电容5完成对积分信号的采样后，采样开关4断开，然后复位开关3 闭合对积分电容进行复位，然后连接开关7闭合，此时，2×2探测单元内的四个采样保持电容5处于并联 状态，设四个采样单元中采集到的积分信号分别为ΔV1、ΔV2、ΔV3、ΔV4，由于四个采样保持电容 5大小相同，依据电荷守恒原理，并联之后，由于没有其他电荷泄放通路，且四个采样保持电容5的电压 相同，因此其输出均为

$\frac{\mathrm{\Delta V}1+\mathrm{\Delta V}2+\mathrm{\Delta V}3+\mathrm{\Delta V}4}{4};$

此时，闭合Cell1,1的采样输出开关6，则Cell1,1的输出即为2×2拼接子阵列的输出。在行选、列选 电路的配合之下，即可将整个CMOS读出电路按照2×2探测单元的形式进行拼接读出，整个采样单元阵 列的输出即变为Cell1,1、Cell1,3、Cell3,1、Cell3,3……等的输出，读出电路分辨率降低为拼接前的四分之 一，采样单元读出所需要的时间降低大约四分之三，帧频提高大约四倍。此模式下，仅有2×2探测单元内 部的采样单元之间的连接开关7起作用，不同探测单元之间的连接开关7保持常开状态，探测单元内部的 四个采样输出开关6中，仅有一者周期性地闭合输出，其他三个采样输出开关6处于常开状态。