航空发动机数字电子控制器双通道主备逻辑切换电路

摘要

本发明属于航空发动机控制技术，涉及对航空发动机数字电子控制器双通道主备逻辑切换的实现改进。航空发动机数字电子控制器双通道主备逻辑切换电路，提出一种在通道切换逻辑中引入逻辑信号的电平差分和逻辑差分，以及双稳态存储单元的反馈输入信号中由各自通道的晶振完成延时滤波，使得双通道在导致通道切换的外部输入信号同时撤销后，快速退出竞争，稳定地进入唯一通道主控的状态。

说明书

技术领域

本发明属于航空发动机控制技术，涉及对航空发动机数字电子控制器双通道主备逻辑切换的实现改进。

背景技术

在航空发动机数控系统中，非单路重构整体切换的双通道控制器，需要根据本通道CPU运行状态、通道完好状态、电源掉电状态、外部手动通道切换命令等输入，进行通道间的整体切换，切换过程必须快速、稳定。双通道控制器主备逻辑切换，直接影响到控制器对执行机构的输出和对外部传感器的输入的平滑过渡。双通道在导致通道切换的外部输入信号同时撤销后，长时间的竞争将诱发双通道均不主控的状态。导致系统无法正常动作，将造成安全隐患。

发明内容

本发明的目的是：提出一种在通道切换逻辑中引入逻辑信号的电平差分和逻辑差分，以及双稳态存储单元的反馈输入信号中由各自通道的晶振完成延时滤波，使得双通道在导致通道切换的外部输入信号同时撤销后，快速退出竞争，稳定地进入唯一通道主控的状态。

本发明的技术方案是：航空发动机数字电子控制器双通道主备逻辑切换电路，包括两个相同的数控通道，其中，每个数控通道包括422电平差分接收驱动电路1、FPGA电路2、422电平差分发送驱动电路3、晶振4，本通道的422电平差分接收驱动电路1接收对方通道的主控状态信号，实现电平差分输入处理，在FPGA电路2内部经过逻辑差分输入处理后，在本通道晶振4的节拍下延时滤波，汇同其他外部逻辑切换信号共同作为本通道与非门的多逻辑输入，经过与非门的通道切换逻辑再输出本通道的主控状态信号，主控状态信号经过FPGA电路2的逻辑差分输出处理，在外部经过422电平差分发送驱动电路3实现电平差分输出处理，信号发送至对方通道的电平差分接收驱动电路。

本发明的优点是：通道切换的逻辑信号均由电平差分和逻辑差分实现，确保信号逻辑电平的稳定可靠，避免FPGA电路故障时，出现主控锁住的故障。通道切换的双稳态存储单元的反馈输入经过不同晶振节拍的滤波延迟，确保通道切换过程快速、稳定。

附图说明

图1是本发明的电路原理框图。图2是本发明的切换逻辑原理框图。

具体实施方式

下面对本发明做进一步详细说明。参见图1，航空发动机数字电子控制器双通道主备逻辑切换电路，包括两个相同的数控通道，其中，每个数控通道包括422电平差分接收驱动电路1、FPGA电路2、422电平差分发送驱动电路3、晶振4，本通道的422电平差分接收驱动电路1接收对方通道的主控状态信号，实现电平差分输入处理，在FPGA电路2内部经过逻辑差分输入处理后，在本通道晶振4的节拍下延时滤波，汇同其他外部逻辑切换信号共同作为本通道与非门的多逻辑输入，经过与非门的通道切换逻辑再输出本通道的主控状态信号，主控状态信号经过FPGA电路2的逻辑差分输出处理，在外部经过422电平差分发送驱动电路3实现电平差分输出处理，信号发送至对方通道的电平差分接收驱动电路。

所述的电平差分输入处理为：本通道的422电平差分接收驱动电路接收对方通道的四个主控状态信号SB_H+、SB_H-和SB_L+、SB_L-，实施时，四个信号的有效逻辑组合可以为“1001”和“0110”，“0110”表示对方通道主控，“1001”表示对方通道不主控。电平差分对SB_H+和SB_H-经422电平接收驱动后输出SB_H*，SB_H+与SB_H-之间的电平大于200mV，则SB_H*为逻辑1，SB_H+与SB_H-之间的电平小于-200mV，则SB_H*为逻辑0；SB_L+和SB_L-经422电平接收驱动后输出SB_L*，SB_L+与SB_L-之间的电平大于200mV，则SB_L*为逻辑1，SB_L+与SB_L-之间的电平小于-200mV，则SB_L*为逻辑0。

所述的FPGA电路2内部逻辑差分输入处理为：逻辑差分对SB_H*和SB_L*经过FPGA内部差分逻辑处理获得对方通道的主控状态信号SB*。SB_H*为逻辑1，SB_L*为逻辑0，则SB*为逻辑1；SB_H*为逻辑0，SB_L*为逻辑1，则SB*为逻辑0。

所述的本通道晶振4的节拍下延时滤波为：输入本通道晶振的时钟信号，设置若干个比特的滤波寄存器，在时钟信号的节拍下，将待延时滤波的输入信号SB*移位进入滤波寄存器，当滤波寄存器中的全部比特均为逻辑1时，滤波寄存器输出逻辑1，当滤波寄存器中的全部比特均为逻辑0时，滤波寄存器输出逻辑0，否则滤波寄存器保持前一拍的输出。

所述的其他外部逻辑切换信号包括：复位信号、手动切换信号、CPU允许输出切换信号、电源状态掉电切换信号。

所述的FPGA电路2的逻辑差分输出处理为：本通道FPGA切换逻辑输出本通道的主控状态信号SA*，在FPGA内部实现逻辑差分输出处理，产生逻辑差分对SA_H*和SA_L*。SA*为逻辑1，则SA_H*为逻辑1，SA_L*为逻辑0；SA*为逻辑0，则SA_H*为逻辑0，SA_L*为逻辑1。

所述的电平差分输出处理为：SA_H*经过422电平差分发送驱动电路，产生电平差分对SA_H+和SA_H-，SA_H*为逻辑1，则SA_H+和SA_H-的电平在+2V～+6V，SA_H*为逻辑0，则SA_H+和SA_H-的电平在-2V～-6V。SA_L*经过422电平差分发送驱动电路，产生电平差分对SA_L+和SA_L-，SA_L*为逻辑1，则SA_L+和SA_L-的电平在+2V～+6V，SA_L*为逻辑0，则SA_L+和SA_L-的电平在-2V～-6V。

本发明的FPGA切换逻辑的工作原理是：参见图2，通道切换逻辑由双稳态存储单元实现，包含分别位于两个数控通道的一个与非门。每个与非门的逻辑输入包括：复位信号、手动切换信号、CPU允许输出切换信号、电源状态掉电切换信号和互补的与非门的输出反馈信号，即对方通道的主控状态信号经延时处理后的信号。实施时：

每个通道的外部输入设置可以为：复位信号低电平有效，手动切换信号高电平有效，CPU允许输出切换信号高电平有效，电源状态掉电切换高电平有效；上述四个信号中只要任意一个有效，则本通道输出不主控。

当两个通道的复位信号低电平都有效期间，两个与非门的逻辑输入均包含有逻辑0输入，则两个与非门的逻辑输出均为1，双稳态存储单元处于非互补的不正常工作状态，即两个通道均不主控。

当两个通道的复位信号低电平同时撤销后，如果两个通道均无外部手动切换，本通道的CPU均运行正常，电源状态均正常，即两个与非门的逻辑输入均为逻辑1，由于反馈输入经过不同的滤波延时，使得其中一个与非门抢先输出逻辑0，并反馈输入给互补的与非门，使该门输出为逻辑1。双稳态存储单元快速进入正常的稳定工作状态。双通道退出竞争，其中一个通道处于主控状态。

延时处理逻辑的一种实施方式为：输入本通道晶振的时钟信号，设置4比特位宽的滤波寄存器，在时钟信号的节拍下，将待延时滤波的输入信号移位进入滤波寄存器，滤波寄存器中的4个比特均为逻辑1时，滤波寄存器输出逻辑1，滤波寄存器中的4个比特均为逻辑0时，滤波寄存器输出逻辑0，否则滤波寄存器保持上一拍的输出。电路中两个通道的晶振在相位上不可能完全一致，使得滤波寄存器输出逻辑1和逻辑0有先后顺序，形成双稳态存储电路中的两个与非门具有不同的延迟时间，使得双稳态存储电路能够快速退出竞争，输出稳定状态。