双感测电流锁存读出放大器

摘要

本发明提供一种读出放大器及其方法。所述读出放大器包括分别耦合到第一位线及第二位线的第一晶体管及第二晶体管。所述第一晶体管及所述第二晶体管经配置以在第一状态(例如，当差动电压存在于所述第一位线及所述第二位线上时且在感测信号转变之前)期间将所述第一位线及所述第二位线连接到差动放大器，且在第二状态(例如，在所述感测信号转变之后)期间将所述第一位线及所述第二位线与所述差动放大器隔离。所述读出放大器进一步包括第三晶体管，所述第三晶体管经配置以在所述第一状态期间减活所述差动放大器且经配置以在所述第二状态期间激活所述差动放大器。

说明书

技术领域

所揭示的实施例涉及读出放大器电路及方法。特定来说，所述实施例涉及双感测电 流锁存读出放大器。

背景技术

常规地，存储器装置包括各自存储一数据位的位单元(bit cell)的阵列。每一数据位 可表示可对应于所述位单元的状态的逻辑低(“0”)或逻辑高(“1”)。举例来说，在读取 操作期间，选定位单元处接近于接地的电压电平可表示逻辑低或“0”且较高电压电平 可表示逻辑高或“1”。多个位线耦合到存储器阵列中的各种位单元，且将所述位单元耦 合到用于读取/写入操作中的其它组件。

举例来说，在读取操作期间，表示选定位单元的状态的电压/电流可经由耦合到所述 选定位单元的位线来检测。读出放大器可耦合到所述位线以放大差动电压/电流从而辅助 确定位单元的逻辑状态。

如上文所论述，读出放大器(SA)是用于存储器装置中的操作的基本组件。常用的读 出放大器是电流锁存读出放大器(CLSA)。

图1说明常规CLSA 100。参看图1，所述CLSA 100包括NMOS晶体管N1到N5、 PMOS晶体管P1到P4以及电容器C1及C2。所述CLSA 100接收差动输入位线BIT及 反相位线BITB、感测信号SENSE，且耦合到电源电压Vdd。

参看图1，将差动输入BIT、BITB分别施加到NMOS晶体管N1及N2的栅极。将 感测信号SENSE施加到NMOS晶体管N5以及PMOS晶体管P1及P4。当感测信号 SENSE为低时，晶体管P1及P4传导或“接通”且允许电容器C1及C2充电。当感测 信号SENSE转变成到较高逻辑电平(例如，“1”)时，如果差动输入BIT及BITB上的电 压不同，则流经N1及N2的栅极的电流将不同。由于电容器将以不同速率进行放电， 所以流经N1/N3及N2/N4的不同电流将导致输出节点sout与soutb之间的电压差。如果 所述输出节点(sout或soutb)中的一者上的电压达到阈值以接通交叉耦合的晶体管P2或 P3中的一者且断开对应晶体管N3或N4中的一者，则节点sout或soutb中的对应一者 将耦合到Vdd。交叉耦合到输出节点(sout或soutb)且耦合到Vdd的另一对晶体管P1/N3 或P2/N4将保持于PMOS晶体管断开且NMOS晶体管传导的状态中。因此，所述输出 节点sout或soutb中的一者将被锁存到高状态且另一输出节点将放电，所以将进一步放 大sout与soutb之间的电压差。

图2说明另一常规CLSA200。参看图2，所述CLSA200包括NMOS晶体管N1到 N5、PMOS晶体管P1到P6以及电容器C1及C2。CLSA 200接收差动输入BIT及BITB、 感测信号SENSE，且耦合到电源电压Vdd。CLSA 200的操作类似于CLSA 100的操作。 然而，CLSA 200与CLSA 100不同之处在于，差动输入BIT及BITB在触发感测操作(当 感测信号SENSE为低时)之前经由PMOS晶体管P5及P6(其不存在于CLSA 100中)耦合 到节点sa及sab，相比于CLSA 100，此不同可增加CLSA200的敏感性。

因此，CLSA 100及CLSA 200经配置以按不同方式感测电压差。又，虽然相比于 CLSA 100，CLSA 200能够实现较大敏感性，但仅以包括额外PMOS晶体管为代价才实 现此较大敏感性，所述额外PMOS晶体管可增加布局面积、电力消耗及读出放大器的泄 漏。

发明内容

示范性实施例是针对电流锁存读出放大器、相关电路及方法。

因此，一实施例可包括一种电流锁存读出放大器，其包含：第一晶体管及第二晶体 管，所述第一晶体管及所述第二晶体管分别耦合到第一位线及第二位线，所述第一晶体 管及所述第二晶体管经配置以在第一阶段中将所述第一位线及所述第二位线耦合到所 述读出放大器的第一输出节点及第二输出节点且在第二阶段中隔离所述第一输出节点 及所述第二输出节点；及第三晶体管及第四晶体管，所述第三晶体管及所述第四晶体管 具有耦合到所述第一位线及所述第二位线的栅极且分别耦合到所述第一输出节点及所 述第二输出节点的电流路径，且经配置以在所述第二阶段期间被激活。

另一实施例是针对一种感测两个位线之间的差动的方法，其包含：在第一阶段中将 第一位线耦合到读出放大器的第一输出节点且将第二位线耦合到所述读出放大器的第 二输出节点以将初始差动电压供应到所述读出放大器；在第二阶段期间将所述第一位线 与所述第一输出节点解耦且将所述第二位线与所述第二输出节点解耦；及在所述第二阶 段中通过基于所述第二位线上的电压使所述第一输出节点放电且基于所述第一位线上 的电压使所述第二输出节点放电来放大所述初始差动电压。

另一实施例是针对一种用于感测两个位线之间的差动的设备，其包含：用于在第一 阶段中将第一位线耦合到读出放大器的第一输出节点且将第二位线耦合到所述读出放 大器的第二输出节点以将初始差动电压供应到所述读出放大器的装置；用于在第二阶段 期间将所述第一位线与所述第一输出节点解耦且将所述第二位线与所述第二输出节点 解耦的装置；及用于在所述第二阶段中通过基于所述第二位线上的电压使所述第一输出 节点放电且基于所述第一位线上的电压使所述第二输出节点放电来放大所述初始差动 电压的装置。

另一实施例是针对一种感测两个位线之间的差动的方法，其包含：用于在第一阶段 中将第一位线耦合到读出放大器的第一输出节点且将第二位线耦合到所述读出放大器 的第二输出节点以将初始差动电压供应到所述读出放大器的步骤；用于在第二阶段期间 将所述第一位线与所述第一输出节点解耦且将所述第二位线与所述第二输出节点解耦 的步骤；及用于在所述第二阶段中通过基于所述第二位线上的电压使所述第一输出节点 放电且基于所述第一位线上的电压使所述第二输出节点放电来放大所述初始差动电压 的步骤。

附图说明

在结合仅为了说明且不作为对实施例的限制而呈现的附图考虑时，在通过参看以下 详细描述将易于获得且同时更好地理解对实施例及其许多随附优点的更全面了解。

图1说明常规电流锁存读出放大器(CLSA)。

图2说明另一常规电流锁存读出放大器(CLSA)。

图3说明根据至少一个实施例的电流锁存读出放大器(CLSA)。

图4说明一示范性方法的流程图。

具体实施方式

各方面是揭示于针对特定实施例的以下描述及相关图式中。可设计出替代实施例而 不脱离本发明的范围。另外，将不详细描述或将省略众所周知的元件以使得不会混淆所 揭示的实施例的相关细节。

词“示范性”在本文中用以表示“充当实例、例子或说明”。不必将本文中描述为 “示范性”的任何实施例解释为比其它实施例优选或有利。类似地，术语“实施例”并 不要求所有实施例包括所论述的特征、优势或操作模式。

本文中所使用的术语仅出于描述特定实施例的目的，且既定不限制实施例。如本文 中所使用，单数形式“一”及“所述”既定也包括复数形式，除非上下文另外清楚地指 示。应进一步理解，术语“包含”、“包括”在本文中使用时指定所陈述的特征、整数、 步骤、操作、元件及/或组件的存在，但不排除一个或一个以上其它特征、整数、步骤、 操作、元件、组件及/或其群组的存在或添加。

另外，许多实施例依据待由(例如)计算装置的元件执行的动作序列来描述。应认识 到，本文中所描述的各种动作可通过特定电路(例如，专用集成电路(ASIC))、通过一个 或一个以上处理器所执行的程序指令或通过两者的组合来执行。另外，可认为本文中所 描述的这些动作序列完全体现于任何形式的计算机可读存储媒体内，所述计算机可读存 储媒体中存储有在执行之后即刻将致使相关联的处理器执行本文中所描述的功能性的 计算机指令的对应集合。因此，实施例的各种方面可以许多不同形式加以体现，所有所 述形式已预期为在所主张标的物的范围内。另外，对于本文中所描述的实施例中的每一 者来说，任何这些实施例的对应形式可在本文中被描述为(例如)“经配置以执行所描述 的动作的逻辑”。

图3说明根据至少一个实施例的双感测电流锁存读出放大器(DSCLSA)300。参看图 3，所述DSCLSA 300包括NMOS晶体管N1到N5、PMOS晶体管P1到P4以及电容器 C1及C2。DSCLSA 300接收差动位线输入BIT及BITB、感测信号SENSE，且耦合到 供应电压Vdd。如先前所论述，所述位线可耦合到存储器阵列中的多个位单元。存储器 读取操作可与DSCLSA 300协调以使得可在已选择读取位单元之后在适当时间触发感测 信号SENSE。用于存储器寻址、读取及写入操作的各种控制电路是众所周知的且在本文 中将不进行描述。

如图3中所说明，在触发DSCLSA 300之前，BIT/BITB之间的任何差动电压分别 提供于sout及soutb处且提供到PMOS晶体管P1及P2的栅极，所述sout及soutb在交 叉耦合的反相放大器P1/N3及P2/N4(可认为所述交叉耦合的反相放大器为差动放大器) 的漏极端子处。sout及soutb处的差动电压也提供于NMOS晶体管N3及N4的栅极处。

参看图3，位线BIT、BITB的电压差还分别施加到NMOS晶体管N1及N2的栅极， 且还分别施加到PMOS晶体管P3及P4的源极输入。感测信号SENSE施加到NMOS晶 体管N5以及PMOS晶体管P3及P4的栅极。如现将更详细描述，因为DSCLSA 300能 够以彼此加强且增加DSCLSA 300的敏感性的两种不同方式来放大sout及soutb处的电 压差，所以DSCLSA 300为“双感测”的。

应了解，在触发DSCLSA 300之前的第一阶段中，当感测信号SENSE处于低逻辑 电平或逻辑“0”时，可能在节点sout与soutb之间已至少部分地形成差动电压。这是因 为在将感测信号SENSE设定到较低逻辑电平时PMOS晶体管P3及P4经门控为接通， 借此将BIT耦合到节点sout且将BITB耦合到节点soutb。

在触发DSCLSA 300时的第二阶段中，感测信号SENSE从较低逻辑电平转变到较 高逻辑电平或“1”。PMOS晶体管P3及P4转变到“断开”状态，而NMOS晶体管N5 转变到“接通”状态。如上文所注明，所述差动位线输入BIT、BITB耦合到NMOS晶 体管N1及N2的栅极。因此，当晶体管N5接通时，施加到NMOS晶体管N1及N2的 栅极的差动电压在N1及N2处分别产生不同电流。NMOS晶体管N1及N2处的不同电 流通过分别经由晶体管N3及N4使电容器C1及C2放电来增加节点sout及soutb处的 电压差。

因此，通过DSCLSA 300放大的sout及soutb处的电压差是基于在感测信号SENSE 从较低逻辑电平转变到较高逻辑电平之前出现的初始差动电压，所述转变增强了在所述 感测信号SENSE转变到所述较高逻辑电平时确定的差动电压。又，与常规CLSA 100 相比，提供DSCLSA 300的增强的敏感性而不增加组件的数目且不增加在DSCLSA 300 的布局中使用的面积。另外，存在于图2的CLSA 200内的第五PMOS晶体管P5及第 六PMOS晶体管P6无需包括于DSCLSA 300内。因此，与图2的CLSA 200相比，DSCLSA 300可占据较少物理空间，使用较少电力且具有较少泄漏。

举例来说，参看图3，假定将感测信号SENSE设定到较低逻辑电平，且BITB处的 位线电压等于BIT处的位线电压。接下来，假定在存储器操作期间，BITB处的位线电 压下降给定量(例如，20mV)。BIT及BITB位线电压分别通过PMOS晶体管P4及P3， 直到感测信号SENSE转变到较高逻辑电平为止。因此，在感测信号SENSE转变到较高 逻辑电平之前将sout及soutb设定到不同电压。举例来说，此情形可处于由感测信号 SENSE触发DSCLSA 300及读取输出(sout、soutb)之前的读取操作期间。另外，应了解， 由于晶体管N5在感测信号SENSE转变到较高逻辑电平之前将为非传导或“断开”的， 因此C1及C2不具有分别通过N1/N3及N4/N2的放电路径。

当信号SENSE转变到较高逻辑电平以触发DSCLSA 300时，晶体管P3及P4断开 且晶体管N5接通，借此提供通过晶体管N5的电流路径及电容器C1及C2的分别通过 晶体管N1/N3及N2/N4的放电路径。另外，已在sout与soutb之间形成的电压差被提供 到N1及N2的栅极。N1及N2的栅极处的此差动电压导致不同电流流经N1及N2，此 加强sout及soutb处的初始电压差，这是因为如果差动输入BIT及BITB上的电压不同， 则流经N1及N2的栅极的电流将不同。由于电容器C1及C2将以不同速率进行放电， 因此流经N1/N3及N2/N4的不同电流将导致输出节点sout与soutb之间的电压差增加。

举例来说，在第一阶段中，如上文所论述，假定在触发DSCLSA 300之前BIT与 BITB之间的差为20mV。因为晶体管P3及P4均接通，所以此初始电压差将被提供到 sout及soutb。具体来说，BIT上的电压将经由晶体管P4耦合到节点sout，且BITB上 的电压将经由晶体管P3耦合到soutb。在第二阶段中，当触发DSCLSA 300(即，SENSE 转变到高电平)时，晶体管N5接通且电流可流经N1及N2。因为BIT上的较高电压，所 以流经N2的电流将大于流经N1的电流。此情形又将增强已建立于soutb与sout之间的 差动，这是因为相比耦合到节点sout的C1，耦合到节点soutb的C2上的电荷将以较高 速率进行放电。

因此，可通过两个单独阶段(例如，在SENSE转变到高电平之前及之后两者)来响应 于位线电压差而形成sout及soutb处的电压差。实现此情形而无需包括可增加读出放大 器的布局面积的额外晶体管(例如，如图2中)。

应了解，实施例可包括用于执行本文中所揭示的过程、功能及/或算法的各种方法。 举例来说，如图4中所说明，实施例可包括感测读出放大器处的电压差的方法。举例来 说，所述方法可包括：在第一阶段中将第一位线(例如，BIT)耦合到第一输出节点(例如， sout)且将第二位线(例如，BITB)耦合到第二输出节点(soutb)以将初始差动电压供应到读 出放大器(框402)。在第二阶段期间，将所述第一位线与所述第一输出节点解耦且将所 述第二位线与所述第二输出节点解耦(框404)。接着，在第二阶段中，可通过基于所述 第二位线(BITB)上的电压使所述第一输出节点(sout)放电及基于所述第一位线上的电压 使所述第二输出节点(soutb)放电来放大初始差动电压(sout与soutb之间)(框406)。如上 文所论述，在第二阶段中，晶体管P3及P4将所述位线与输出节点/交叉耦合的反相器 (P1/N3及P2/N4)的栅极解耦，此情形将任何差动电压保留于共同输出/栅极处。又，在 第二阶段期间激活晶体管N5，这激活了读出放大器，这是因为电流可流经所述反相器 或在P1或P2经门控为断开的情况下至少流经N3/N4以使输出节点放电。基本上，电压 差将被放大，这是因为(初始差动电压的)较低电压将施加到与较高电压节点(sout/soutb) 串联耦合的晶体管(N1/N2)的栅极，且较高电压将施加到与较低电压节点(sout/soutb)串联 耦合的晶体管(N1/N2)的栅极。因此，在输出节点的电流路径中将反向差动施加到晶体 管的栅极。

应了解，在图4的流程图中所说明的方法仅为一个实施例且既定不将各种实施例限 于所说明的实例。举例来说，本文中所论述的其它功能方面/动作序列(包括已描述的动 作的替代物)可添加到关于图4所论述的动作。

所属领域的技术人员应了解，可使用各种不同技术及技艺中的任一者来表示信息及 信号。举例来说，可通过电压、电流、电磁波、磁场或磁粒子、光场或光粒子或其任何 组合来表示可遍及以上描述所引用的数据、指令、命令、信息、信号、位、符号及码片。

另外，应了解，结合本文中所揭示的实施例而描述的各种说明性逻辑块、模块、电 路及算法步骤可实施为电子硬件、计算机软件或两者的组合。为了清楚地说明硬件与软 件的此可互换性，上文已大体上在功能性方面描述各种说明性组件、块、模块、电路及 步骤。将此功能性实施为硬件还是软件取决于特定应用及强加于整个系统上的设计约 束。所属领域的技术人员可对于每一特定应用以变化的方式来实施所描述的功能性，但 这些实施决策不应被解释为会导致脱离本发明的范围。

在一个或一个以上示范性实施例中，可在硬件、软件、固件或其任何组合中实施所 描述的功能。如果实施于软件中，则可将所述功能作为一个或一个以上指令或代码而存 储于计算机可读媒体上或经由计算机可读媒体来传输。计算机可读媒体包括计算机存储 媒体与通信媒体两者，通信媒体包括促进计算机程序从一处到另一处的传送的任何媒 体。存储媒体可为可由计算机存取的任何可用媒体。通过实例且并非限制，这些计算机 可读媒体可包含RAM、ROM、EEPROM、CD-ROM、例如快闪驱动器的固态存储器装 置、或其它光盘存储装置、磁盘存储装置或其它磁性存储装置，或可用以载运或存储呈 指令或数据结构的形式的所要程序代码并可由计算机存取的任何其它媒体。又，将任何 连接恰当地称为计算机可读媒体。如本文中所使用，磁盘及光盘包括压缩光盘(CD)、激 光光盘、光学光盘、数字多功能光盘(DVD)、软性磁盘及蓝光光盘，其中磁盘通常以磁 性的方式再生数据，而光盘通过激光以光学的方式再生数据。上述各物的组合也应包括 在计算机可读媒体的范围内。

应了解，如(例如)图3中所说明，读出放大器可包括于移动电话、便携式计算机、 手持型个人通信系统(PCS)单元、例如个人数据助理(PDA)的便携式数据单元、具有GPS 能力的装置、导航装置、机顶盒、音乐播放器、视频播放器、娱乐单元、例如仪表读取 设备的固定位置数据单元、或存储或检索数据或计算机指令的任何其它装置，或其任何 组合。因此，实施例可包括任何装置，所述装置包括如本文中所揭示的读出放大器。

另外，应了解，如本文中所揭示，各种存储器装置可包括多个读出放大器。因此， 虽然前述揭示内容的部分单独地论述读出放大器，但应了解，各种实施例可包括集成有 读出放大器的装置，例如，包含存储器单元的阵列及多个读出放大器的存储器装置。

前文所揭示的装置及方法可经设计及配置成存储于计算机可读媒体上的GDSII及 GERBER计算机文件。又将这些文件提供到基于这些文件制造装置的制造处置者。所得 产品为半导体晶片，接着将所述半导体晶片切割成半导体裸片且封装到半导体芯片中。 接着将所述芯片用于上文所描述的装置中。

因此，实施例可包括体现指令的机器可读媒体或计算机可读媒体，所述指令在由处 理器执行时将所述处理器及任何其它合作元件转变成用于执行如由所述指令提供的本 文中所描述的功能性的机器。因此，本发明的范围不限于所说明的实例且用于执行本文 中所描述的功能性的任何装置均包括于实施例中。

虽然前述揭示内容展示说明性实施例，但应注意，可在本文中进行各种改变及修改 而不脱离如由随附权利要求书界定的本发明的范围。无需以任何特定次序执行根据本文 中所描述的实施例的方法项的功能、步骤及/或动作。此外，虽然实施例的元件可以单数 形式来描述或主张，但复数形式是预期的，除非明确地陈述限于单数形式。