时钟产生方法、无参考频率接收器以及无晶体振荡器系统

摘要

本发明提供一种时钟产生方法，用来产生一时钟信号以供一接收器/收发器/接收系统/收发系统使用，该时钟产生方法包含有：对至少一输入信号进行数据/型样检测以产生复原数据；依据一同步型样规则来检测该输入信号中的至少一同步型样，并产生对应于该同步型样的同步信号；以及对该同步信号进行锁频以产生该时钟信号。本发明还提供相关的无参考频率接收器以及相关的无晶体振荡器系统。

说明书

技术领域

本发明是有关于通用序列总线(Universal Serial Bus，USB)通讯，尤指一种时钟产生方法、相关的无参考频率(Reference-less)接收器以及相关的无晶体振荡器(Crystal-less)系统。 

背景技术

典型的传统接收器通常需要一外部晶体振荡器，故其架构较为复杂。尤其是，采用外部晶体振荡器作为参考频率的来源会产生许多问题。例如：当传统接收器采用外部晶体振荡器作为参考频率的来源时，需要额外的端子以及相关的静电放电(Electrostatic Discharge，ESD)保护电路，这些都会导致额外的成本。另外，相关技术对于外部晶体振荡器的耗能以及切换噪声等问题并没有妥善的解决方案。此外，某些种类的应用有厚度的限制；例如芯片卡中的芯片的厚度通常不超过800微米(Micrometer)，而此数值远低于外部晶体振荡器的外壳的典型宽度，故外部晶体振荡器不适用于这一类的应用。 

因应上述的问题，相关技术提出了一些解决方案；然而，这些方案会导致一些副作用。例如：相关技术通常需要电导-电容振荡器(Inductance-Capacitance Oscillator，LC OSC)、电阻-电容振荡器(Resistance-Capacitance Oscillator，RC OSC)、能隙参考(Band-gap Reference)电路、及/或被动元件，使得制程复杂且成本增加。因此，需要一种新颖的方法来产生时钟，以在不需要外部晶体振荡器且不产生上述副作用的状况下达到最佳的接收器效能。 

发明内容

因此本发明的目的之一在于提供一种时钟产生方法、相关的无参考频率(Reference-less)接收器、以及相关的无晶体振荡器(Crystal-less)系统，以解决上述问题。 

本发明的另一目的在于提供一种时钟产生方法、相关的无参考频率接收器、以及相关的无晶体振荡器系统，以在不需要外部晶体振荡器且不产生上述副作用的状况下达到最佳的接收器/收发器效能。 

本发明的另一目的在于提供一种时钟产生方法、相关的无参考频率接收器、以及相关的无晶体振荡器系统，以提升传输效能。即使在传输信道两端的初始频率误差很大的状况下，依据本发明所实现的架构仍能妥善地进行接收运作。 

本发明的较佳实施例中提供一种时钟产生方法，其中该时钟产生方法用来产生一时钟信号以供一接收器/收发器/接收系统/收发系统使用。该时钟产生方法包含有：对至少一输入信号进行数据/型样(Pattern)检测以产生复原数据；依据一同步型样规则来检测该输入信号中的至少一同步型样，并产生对应于该同步型样的同步信号；以及对该同步信号进行锁频以产生该时钟信号。 

本发明的较佳实施例中提供一种无参考频率接收器，用来对至少一输入信号进行数据/型样检测以产生复原数据。该无参考频率接收器包含有：一数字化电路、一位转态检测(Bit Transition Detection)单元、一单位时间检测(Unit-time Detection)单元、以及一数据/型样解码器(Data/Pattern Decoder)。该数字化电路用来对该输入信号进行数字化运作，以检测该输入信号分别于多个时间点所代表的逻辑值，其中该多个时间点中的任两相邻时间点之间的长度等于一预定延迟量。该位转态检测单元用来依据该些逻辑值进行位转态检测运作，以产生位转态检测结果。另外，该单位时间检测单元通过利用该些位转态检测结果，分析该些逻辑值的至少一部分以动态地判断/更新一单位位长度，其中该单位位长度为以该预定延迟量为单位所测量的倍数。此外，该数据/型样解码器用来依据该单位位长度将该些逻辑值转换为该复原数据。 

本发明于提供上述方法的同时，亦对应地提供一种无晶体振荡器系统，用来产生一时钟信号以供一接收器/收发器/接收系统/收发系统使用。该无晶体振荡器系统包含有：一数据/型样检测模块、一同步型样检测模块、以及一锁频装置，其中该锁频装置包含至少一硬件电路。该数据/型样检测模块用来对至少一输入信号进行数据/型样检测以产生复原数据。另外，该同步型样检测模块用来依据一同步型样规则来检测该输入信号中的至少一同步型样，并 产生对应于该同步型样的同步信号。此外，该锁频装置用来对该同步信号进行锁频以产生该时钟信号。 

附图说明

图1A为依据本发明一第一实施例的一种无晶体振荡器(Crystal-less)系统的示意图。 

图1B为图1A所示的时钟产生装置于一实施例中的实施细节。 

图1C为图1B所示的数据/型样(Pattern)检测模块于一实施例中的实施细节。 

图2为依据本发明一实施例的一种时钟产生方法的流程图。 

图3A至图3C为图2所示的时钟产生方法于一实施例中的实施细节。 

图4A至图4B为图2所示的时钟产生方法于不同的实施例中的实施细节。 

图5A至图5E为图1B所示的锁频装置于不同的实施例中的实施细节。 

[主要元件标号说明] 

具体实施方式

请参考图1A，图1A为依据本发明一第一实施例的一种无晶体振荡器(Crystal-less)系统100的示意图。依据本实施例，无晶体振荡器系统100可应用于符合通用序列总线(Universal Serial Bus，USB)1.0、1.1、2.0版标准的各种装置，诸如各种可携式电子装置。如图1A所示，无晶体振荡器系统100包含一时钟产生装置103与一接收器105。时钟产生装置103在不需要外部晶体振荡器且不产生上述副作用的状况下，能依据至少一输入信号诸如输入信号D+与D-(其于本实施例中为一组差动信号)产生极为精确的时钟信号CLK，以供接收器105使用。于是，无晶体振荡器系统100通过利用时钟信号CLK可达到最佳的接收器效能。 

于本实施例中，使用时钟信号CLK来达到最佳效能的元件是以接收器105为例来说明。这只是为了说明的目的而已，并非对本发明的限制。依据本实施例的不同的变化例，上述的接收器105可以代换为一收发器105-2、一接收系统105-3、或一收发系统105-4。 

图1B为图1A所示的时钟产生装置103于一实施例中的实施细节。如图1B所示，无晶体振荡器系统100中的时钟产生装置103包含一数据/型样(Pattern)检测模块110、一同步型样检测模块120、以及一锁频装置130，其中锁频装置130包含至少一硬件电路。数据/型样检测模块110用来对至少一输入信号诸如输入信号D+与D-进行数据/型样检测以产生复原数据RData。另外，同步型样检测模块120用来依据一同步型样规则来检测该输入信号中的至少一同步型样，并产生对应于该同步型样的同步信号FREF，而锁频装置130用来对同步信号FREF进行锁频以产生时钟信号CLK，其中本实施例的该同步型样规则对应于通用序列总线标准的同步信号定义。这只是为了说明的目的而已，并非对本发明的限制。依据本实施例的不同的变化例，上述的同步型样规则可予以变化。例如：依据某(些)标准的同步信号定义，上述的输入信号中每T_SYNC0微秒(Microsecond)出现一同步封包，其包含一同步型样，而同步型样检测模块120依据相对应的同步型样规则来检测该输入信号中的至少一同步封包，并产生对应于该同步封包的同步信号FREF，其中同步信号FREF的周期为T_SYNC0微秒。又例如：依据某(些)标准的同步信号定义，上述的输入信号中每T_SYNC1微秒出现某一同步型样，而同步型样检测模块120依据相对应的同步型样规则来检测该输入信号中的同步型样，并产生对应于该同步型样的同步信号FREF，其中同步信号FREF的周期为T_SYNC1微秒。 

图1C为图1B所示的数据/型样检测模块110于一实施例中的实施细节。如图1C所示，数据/型样检测模块110包含一数字化电路112、一位转态检测(Bit Transition Detection)单元114、一单位时间检测(Unit-time Detection)单元116、以及一数据/型样解码器(Data/Pattern Decoder)118，其中本实施例数字化电路112包含多个D型触发器(D-Flip-Flop)。为了简明起见，该些D型触发器于图1C中被标示为符号「D」。另外，符号Data_In代表上述的至少一输入信号(例如：输入信号D+与D-)，而符号Data_Out代表上述的复原数据RData。 

依据本实施例，数字化电路112用来对输入信号Data_In进行数字化运作，以检测该输入信号分别于多个时间点所代表的逻辑值。位转态检测单元114用来依据该些逻辑值进行位转态检测运作，以产生位转态检测结果。另外，单位时间检测单元116通过利用该些位转态检测结果，分析该些逻辑值的至少一部分以动态地判断/更新一单位位长度。此外，数据/型样解码器118用来依据该单位位长度将该些逻辑值转换为复原数据Data_Out(或复原数据RData)。 

依据本发明的某些实施例，图1C所示的数据/型样检测模块110可当作一无参考频率(Reference-less)接收器，其中复原数据RData用来作为该无参考频率接收器的输出。此状况下，图1A所示的接收器105(或上述的收发器105-2、接收系统105-3、或收发系统105-4)可以代换为一发射器或发射系统。请注意，虽然这些实施例中的无参考频率接收器的精确度可能低于图1A所示实施例中的接收器105的精确度，图1C所示的架构可以节省成本，这是因为其架构较为简洁。因此，图1C所示的架构特别适用于对成本敏感(Cost-sensitive)的产品诸如鼠标、键盘、与玩具。 

图2为依据本发明一实施例的一种时钟产生方法900的流程图。时钟产生方法900可应用于在图1A至图1C所示的各个实施例(及相关的变化例)中的任一者当中的无晶体振荡器系统100。另外，时钟产生方法900可通过利用图1A所示的无晶体振荡器系统100、图1B所示的时钟产生装置103、与图1C所示的数据/型样检测模块110的任一者来实施。时钟产生方法900说明如下： 

于步骤910中，数据/型样检测模块110对上述的至少一输入信号诸如输入信号D+与D-进行数据/型样检测以产生复原数据RData。实作上，数据/型 样检测模块110可利用于时间轴上对该输入信号的数字化运作来进行数据/型样检测，尤其是进行于时间轴上高分辨率的取样运作，诸如超取样(Oversampling)运作及/或利用多相位时钟的取样运作。 

于步骤920中，同步型样检测模块120依据一同步型样规则诸如上述的同步型样规则来检测该输入信号中的至少一同步型样，并产生对应于该同步型样的同步信号FREF。实作上，该同步型样规则对应于某(些)通讯标准诸如通用序列总线1.0、1.1、2.0版标准的同步信号定义。 

于步骤930中，锁频装置130对同步信号FREF进行锁频以产生时钟信号CLK。尤其是，锁频装置130可利用一数字控制振荡器(Digitally Controlled Oscillator，DCO)产生时钟信号CLK的初始版本。例如：锁频装置130可利用该数字控制振荡器的输出作为时钟信号CLK。又例如：锁频装置130可利用该数字控制振荡器的输出的衍生信号作为时钟信号CLK。依据本实施例，不论锁频装置130利用该数字控制振荡器的输出作为时钟信号CLK、或利用该数字控制振荡器的输出的衍生信号作为时钟信号CLK，锁频装置130可检测时钟信号CLK与同步信号FREF之间的频率差/相位差，并依据该频率差/相位差动态地调整时钟信号CLK的频率，以将时钟信号CLK的频率锁至同步信号FREF的频率的整数倍或是一有理数的倍数。 

实作上，步骤910、步骤920、与步骤930所揭露的各个运作的至少一部分可以同时进行，以达到最佳的效能。例如：步骤910的运作进行一部分之后，同步型样检测模块120可开始进行步骤920的运作。又例如：步骤920的运作进行一部分之后，锁频装置130可开始进行步骤930的运作。另外，步骤910、步骤920、与步骤930所揭露的各个运作可以重复地进行。 

图3A至图3C为图2所示的时钟产生方法900于一实施例中的实施细节。 

请参考图3A，于步骤912中，数字化电路112对上述的至少一输入信号Data_In进行数字化运作，以检测输入信号Data_In分别于多个时间点诸如上述多个时间点所代表的逻辑值，其中该些时间点中的任两相邻时间点之间的长度等于一预定延迟量。实作上，该预定延迟量小于输入信号Data_In所载的任一位的数据于时间轴上的长度。 

于步骤914中，位转态检测单元114依据该些逻辑值进行位转态检测运作，以产生位转态检测结果，其中该些位转态检测结果代表某些相邻位之间的逻辑值变化。 

于步骤916中，单位时间检测单元116与数据/型样解码器118进行数据/型样解码运作。如图3A所示，步骤916包含步骤916A与步骤916B的运作。依据本实施例，于步骤916A与步骤916B所揭露的各个运作的至少一部分可以同时进行，以达到最佳的效能。尤其是，步骤916A与步骤916B可以平行地进行。 

于步骤916A中，单位时间检测单元116通过利用该些位转态检测结果，分析该些逻辑值的至少一部分以动态地判断/更新上述的单位位长度，其中该单位位长度为以该预定延迟量为单位所测量的倍数。尤其是，单位时间检测单元116寻找该些逻辑值当中连续检测到的未转态逻辑值(例如：连续检测到的逻辑值{0，0，...，0}；又例如：连续检测到的逻辑值{1，1，...，1})的数量的最小值，并利用该最小值作为该单位位长度的最新值。 

于步骤916B中，数据/型样解码器118依据该单位位长度将该些逻辑值转换为复原数据Data_Out(即图1B所示的复原数据RData)。尤其是，于该些逻辑值当中，数据/型样解码器118依据该单位位长度动态地判断对应于一个位的一组连续检测到的逻辑值，并保留该组连续检测到的逻辑值中的一逻辑值作为复原数据Data_Out中的该位的逻辑值。例如：该逻辑值可为该组连续检测到的逻辑值的任一者，其中数据/型样解码器118将一群连续检测到且相同的逻辑值判定为该组连续检测到的逻辑值。又例如：该逻辑值可为该组连续检测到的逻辑值的众数，其中数据/型样解码器118可排除噪声所造成的异常逻辑值，诸如两群连续检测到的未转态逻辑值之间的单一反向逻辑值(例如：逻辑值{{0，0，...，0}，1，{0，0，...，0}}中的单一反向逻辑值1；又例如：逻辑值{{1，1，...，1}，0，{1，1，...，1}}中的单一反向逻辑值0)。 

实作上，步骤912、步骤914、与步骤916所揭露的各个运作的至少一部分可以同时进行，以达到最佳的效能。例如：步骤912的运作进行一部分之后，位转态检测单元114可开始进行步骤914的运作。又例如：步骤914的运作进行一部分之后，单位时间检测单元116与数据/型样解码器118可开始进行步骤916的运作，尤其是分别进行步骤916A与步骤916B的运作。另外，步骤912、步骤914、与步骤916所揭露的各个运作可以重复地进行。 

依据某(些)标准的同步信号定义，上述的输入信号Data_In中，数据传输皆会包含某一同步型样。本实施例的单位时间检测单元116可依据该同步型样来更新上述的单位位长度，其相关细节请参考图3B的进一步说明。 

于步骤917中，单位时间检测单元116检查是否检测到该同步型样。当检测到该同步型样时，进入步骤918；否则，重新进入步骤917。 

于步骤918中，单位时间检测单元116更新该单位位长度。尤其是，单位时间检测单元116可通过利用步骤914所述的该些位转态检测结果，分析该些逻辑值当中对应于同步型样的位{Sync}以动态地判断单位位长度，并更新一缓存器中所储存的该单位位长度。举例而言，在检测到一同步型样010的状况下，单位时间检测单元116可分析同步型样010的各个位{0，1，0}，并寻找分别对应于各个位{0，1，0}的逻辑值的数量{N_Sync}的最小值N_{Sync_Min}，并利用最小值N_{Sync_Min}作为该单位位长度的最新值。依据不同的实施例，诸如图3B所示的实施例或其变化例，该缓存器可设置于单位时间检测单元116之内、数据/型样检测模块110之内、或时钟产生装置103之内。 

于步骤919中，单位时间检测单元116将该单位位长度的最新值提供予数据/型样解码器118。 

实作上，步骤917、步骤918、与步骤919所揭露的各个运作的至少一部分可以同时进行，以达到最佳的效能。例如：步骤917的运作进行一部分之后，只要数据/型样解码器118需要该单位位长度，单位时间检测单元116可开始进行步骤919的运作。又例如：在进入步骤918时，于更新该单位位长度之前，只要数据/型样解码器118需要该单位位长度，单位时间检测单元116可开始进行步骤919的运作。 

如图3C所示，通过利用步骤916的数据/型样解码运作，数据/型样检测模块110可将输入信号Data_In所载的数据D1、D2、D3、与D4分别解码为其各个位{D1-1，D1-2，D1-3}、{D2-1，D2-2，D2-3}、{D3-1，D3-2}、与{D4-1}，其中{D1-1，D1-2，D1-3，D2-1，D2-2，D2-3，D3-1，D3-2，D4-1}中的每一者均为一个位的数据。例如：单位时间检测单元116进行步骤916A所揭露的分析运作以判断该单位位长度是该预定延迟量的8倍，这表示单位时间检测单元116判断同步型样的各个位{Sync}于时间轴上的长度均为该预定延迟量的8倍。在数据/型样解码器118判断数据D1于时间轴上的长度为该预定延迟量的25倍的状况下，数据/型样解码器118将对应于数据D1的逻辑值转换为数据D1的3个位{D1-1，D1-2，D1-3}，这是因为25除以8所得的商数的最接近整数为3。相仿地，数据/型样解码器118可将对应于数据D2、D3、与D4的逻辑值转换为数据D2的3个位{D2-1，D2-2，D2-3}、数据D3的2个位 {D3-1，D3-2}、与数据D4的1个位{D4-1}。于是，数据/型样解码器118依据该单位位长度将该些逻辑值转换为复原数据Data_Out。 

图4A至图4B为图2所示的时钟产生方法900于不同的实施例当中关于步骤910中所揭露的运作的实施细节。 

依据图4A所示的实施例，数字化电路112依据一组多相位时钟信号、一超取样时钟信号、或该组多相位时钟信号与该超取样时钟信号的组合，对上述的至少一输入信号Data_In进行该些数字化运作，其中图4A所示的任两相邻箭头于时间轴上的间距代表该预定延迟量。实作上，数字化电路112可利用至少一组延迟单元来产生该组多相位时钟信号及/或该超取样时钟信号。例如：该预定延迟量等于一个延迟单元的延迟量。又例如：该预定延迟量等于某一预定数量的延迟单元的延迟量。 

依据图4B所示的实施例，数字化电路112包含一时间数字转换器(Time-to-Digital Converter，TDC)400，其中时间数字转换器400包含一时间选择器410与一混合延迟线420。时间数字转换器400用来对上述的至少一输入信号Data_In进行时间数字转换，以进行该些数字化运作。尤其是，时间数字转换器400可测量至少一目标信号的两个边缘之间的时间间距。举例而言，数字化电路112中的一前处理单元可利用目标信号(例如输入信号Data_In的一部分)中的两个上升缘分别触发开始信号S_START与结束信号S_STOP，使开始信号S_START于第一个上升缘的时间点上升至高电平，且使结束信号S_STOP于第二个上升缘的时间点上升至高电平。于是，数字化电路112利用时间选择器410与混合延迟线420将这两个上升缘之间的时间间距转换为数字码{D₁，D₂，...，D₁₆}。典型状况下，数位码{D₁，D₂，...，D₁₆}中的某一位数诸如D_X(X代表1到16的某一正整数)的逻辑值等于1，其余位数的逻辑值均为0。由于X的大小对应于该时间间距的长度，故数字码{D₁，D₂，...，D₁₆}可代表所检测到的该时间间距。请注意，数字化电路112可利用重置(Reset)信号S_RESET重置混合延迟线420，以重新进行以上揭露的测量运作。 

图5A至图5E为图1B所示的锁频装置130于不同的实施例中的实施细节。 

依据图5A所示的实施例，锁频装置130包含频率检测器512、低通滤波器514L、与数字控制振荡器516，其中锁频装置130利用数字控制振荡器516的输出作为时钟信号CLK。频率检测器512检测时钟信号CLK与同步信号FREF之间的频率差，并输出对应的频率差信号，而低通滤波器514L对该频率差信 号进行低通滤波以产生数字控制振荡器516的输入。于是，锁频装置130将时钟信号CLK的频率锁至同步信号FREF的频率。 

依据图5B所示的实施例，锁频装置130包含频率检测器512、二元搜寻单元514S、与数字控制振荡器516，其中二元搜寻单元514S可通过利用连续近似暂存器(Successive Approximation Register，SAR)或其它元件来实施。本实施例为图5A所示实施例的变化例。二元搜寻单元514S可对该频率差信号进行二元搜寻运作以产生数字控制振荡器516的输入。本实施例与前一实施例相仿之处不再重复赘述。 

依据图5C所示的实施例，锁频装置130包含时间数字转换器522、解码器524、多工器526M、多个缓冲级526R、与反向器526V，其中锁频装置130具备至少一环型振荡器(Ring-based Oscillator)，其包含缓冲级526R的至少一部分、多工器526M、与反向器526V。锁频装置130利用时间数字转换器522依据缓冲级526R的输出对同步信号FREF进行时间数字转换以产生至少一数字码，而解码器524对该数字码进行解码以产生一选择信号，且多工器526M依据该选择信号对上述的至少一环型振荡器的多个缓冲级的输出路径进行多工选择，以动态地调整时钟信号CLK的频率。本实施例与前述各个实施例/变化例相仿之处不再重复赘述。 

依据本实施例的变化例，该环型振荡器的某处诸如缓冲级526R的最左侧输入端可设置至少一电容，以微调时钟信号CLK的频率。本变化例与前述各个实施例/变化例相仿之处不再重复赘述。 

依据图5D所示的实施例，除了上述的解码器524、多工器526M、缓冲级526R、与反向器526V，锁频装置130还包含多工器521M与522M、相位检测器532、以及低通滤波器534，其中锁频装置130具备至少一环型振荡器，其包含缓冲级526R的至少一部分、多工器521M与526M、以及反向器526V。相位检测器532检测多工器522M的输出与同步信号FREF之间的相位差，并输出对应的相位差信号，而低通滤波器534对该相位差信号进行低通滤波以产生多工器522M的选择信号，使多工器522M对缓冲级526R的至少一部分的输出路径进行多工选择。另外，解码器524对低通滤波器534所产生的选择信号进行解码以产生多工器526M的选择信号。于是，锁频装置130利用多工器526M对上述的至少一环型振荡器的多个缓冲级的输出路径进行多工选择，以动态地调整时钟信号CLK的频率。本实施例与前述各个实施例/变化例相仿之 处不再重复赘述。 

依据本实施例的变化例，该环型振荡器的某处诸如缓冲级526R的最左侧输入端可设置至少一电容，以微调时钟信号CLK的频率。本变化例与前述各个实施例/变化例相仿之处不再重复赘述。 

依据图5E所示的实施例，锁频装置130包含数字控制振荡器542D、计数器542C、算术单元542A、解码器544、可编程除法器(Programmable Divider)546、与相位内插单元548，其中算术单元542A可利用减法器来实施，而数字控制振荡器542D的输出的频率可远高于同步信号FREF的频率。锁频装置130利用同步信号FREF控制计数器542C的致能端子EN，以选择性地致能计数器542C对数字控制振荡器542D的输出的计数运作。锁频装置130利用算术单元542A来比较计数器542C的计数结果与一参考数值Vref以产生比较结果，而解码器544对比较结果进行解码以产生解码结果。另外，可编程除法器546依据解码结果对数字控制振荡器542D的同一输出进行除频以产生除频结果，其中本实施例的可编程除法器546的参数可予以调整，以微调除频结果。此外，锁频装置130可利用相位内插单元548对除频结果进行微调以产生时钟信号CLK。本实施例与前述各个实施例/变化例相仿之处不再重复赘述。 

依据本实施例的变化例，于锁频装置130中不需设置相位内插单元548，其中锁频装置130利用上述的除频结果作为时钟信号CLK。本变化例与前述各个实施例/变化例相仿之处不再重复赘述。 

依据某些实施例(例如：图5E所示实施例的某些变化例)，上述的数字控制振荡器(例如：图5E所示的数字控制振荡器542D)可代换为一般的振荡器。这些实施例与前述各个实施例/变化例相仿之处不再重复赘述。

本发明的好处之一是，本发明的时钟产生方法、无参考频率接收器、与无晶体振荡器系统可在不需要外部晶体振荡器且不产生上述副作用的状况下达到最佳的接收器效能。即使在传输信道两端的初始频率误差很大的状况下，依据本发明所实现的架构仍能妥善地进行接收运作。 

以上所述仅为本发明的较佳实施例，凡依本发明权利要求范围所做的均等变化与修饰，皆应属本发明的涵盖范围。