用于集成电路中的存储器接口的占空比校正电路

摘要

用于校正集成电路(IC)中的占空比失真的电路和方法。该IC包括耦合以接收时钟信号的分离器电路。该时钟信号被分离为两个不同的时钟信号。一个时钟信号是另一个的反相版本。延迟电路耦合到每个时钟信号。每个延迟电路生成相对应时钟信号的延迟版本。校正器电路被耦合以接收时钟信号的两个延迟版本。该校正器电路生成具有经校正占空比的时钟输出信号。

说明书

背景技术

在数字电路中，时钟信号对电路内不同部分之间以及不同电路 之间的通信进行同步。被设计为利用时钟信号进行操作的电路可以 在时钟信号的上升或下降沿进行响应。单倍数据速率(SDR)存储 接口通常仅采用上升或下降沿之一来传输数据。另一方面，双倍数 据速率(DDR)存储器接口在时钟信号的上升沿和下降沿都传输数 据。因此，DDR存储器接口中的数据传输速率是常规SDR存储器接 口的传输速率的两倍快。

随着数据速率的提高，由于可以在其间捕捉有效数据的窗口大 小可能减小并潜在地导致数据丢失，所以占空比失真会成为问题。 占空比是时钟或系统处于“活动”状态的时间的分数。大多数高速 应用需要基本上对称的占空比，原因在于非对称占空比将使得系统 中所有时钟的同步更为困难。对称占空比或50％占空比意味着每个 时钟周期具有相等的高和低周期。换句话说，具有50％占空比的时 钟信号在逻辑1经过一半时钟周期并且在逻辑0经过另一半时钟周 期。

通常采用各种占空比校正技术来校正占空比失真。一般使用能 够延迟时钟信号的上升沿和下降沿的静态延迟链。然而，由于占空 比失真通常随设备而变化，所以难以使用一种静态延迟设置来校正 不同设备中的占空比失真。而且难以针对在不同工艺、电压和温度 (PVT)条件下进行操作的设备找到正确设置，原因在于占空比失 真也在不同PVT条件下发生变化。

因此，需要具有一种能够对在不同PVT条件下进行操作的不 同设备中的占空比失真进行自动校正的占空比校正电路。在这种背 景下提出本发明。

发明内容

本发明的实施例包括用于校正集成电路(IC)中的占空比失真 的电路和方法。

应当意识到的是，本发明可以以多种方式来实施，诸如在计算 机可读介质上对装置、系统、设备或方法进行处理。下文中对本发 明的若干发明实施例进行描述。

在一个实施例中，公开了一种具有校正器电路的IC。该IC包 括分离器电路，其接收时钟信号并且将时钟信号分离为两个不同的 时钟信号。在一个实施例中，一个时钟信号是另一个的反相版本。 每个时钟信号耦合到延迟电路。每个延迟电路生成相对应时钟信号 的延迟版本。校正器电路耦合到时钟信号的两个延迟版本以基于时 钟信号的延迟版本生成时钟输出信号。所生成的时钟信号具有经校 正的占空比。

在依据本发明的又另一个实施例中，提供了一种占空比校正电 路。该电路包括锁存器和脉冲生成器电路。一个脉冲生成器电路被 耦合以接收第一时钟信号。由该脉冲生成器电路基于第一时钟信号 生成第一脉冲信号。另一个脉冲生成器电路被耦合以接收第二时钟 信号。由该脉冲生成器电路基于第二时钟信号生成第二脉冲信号。 锁存器接收两个脉冲信号并且基于两个脉冲信号生成具有经校正占 空比的时钟输出信号。

在依据本发明的可替换实施例中，提供了一种对IC进行操作 的方法。该方法包括将时钟信号分离为两个不同的时钟信号。对两 个时钟信号中的每一个应用延迟以生成两个时钟信号的延迟版本。 基于两个时钟信号的每个延迟版本生成两个脉冲信号。所生成的脉 冲信号基于相对应时钟信号的转换而从一个逻辑电平转换至另一个 逻辑电平。基于第一和第二脉冲信号生成具有经校正占空比的时钟 输出。

本发明的其它方面将由于以下结合通过对本发明的原则进行 示例而图示的附图所进行的详细描述而变得显而易见。

附图说明

通过参考下列结合附图所进行的以下描述将最佳地理解本发 明，其中：

图1示出了具有非均匀占空比的时钟信号的示例性波形以及 具有均匀占空比的时钟信号的示例性波形。

意在说明而非限制的图2A示出了作为依据本发明的一个实施 例的具有用于IC中的存储器接口的占空比校正器电路的示例性电 路。

意在说明而非限制的图2B示出了作为依据本发明的一个实施 例的存储器接口读取路径电路。

意在说明而非限制的图3A示出了作为依据本发明的一个实施 例的均衡模块的更为详细的表示。

意在说明而非限制的图3B示出了作为依据本发明的一个实施 例的延迟链的更为详细的表示。

意在说明而非限制的图4示出了作为依据本发明的一个实施 例的校正器电路的更为详细的表示。

意在说明而非限制的图5A示出了作为依据本发明的一个实施 例的分离器电路的更为详细的表示。

意在说明而非限制的图5B示出了脉冲生成器电路的更为详细 的表示。

意在说明而非限制的图5C示出了本发明中的作为一个实施例 的锁存器的更为详细的表示。

意在说明而非限制的图6示出了描述时钟信号、时钟信号的反 相版本、设置脉冲信号、重置脉冲信号和时钟输出信号之间的关系 的示例性波形。

意在说明而非限制的图7是示出作为依据本发明的另一个实 施例的用于对IC进行操作的方法流程的简化流程图。

具体实施方式

本发明的实施例包括用于对集成电路(IC)中的占空比失真进 行校正的电路和方法。

然而，对于本领域技术人员而言显然的是，本发明可以在没有 一些或所有这些具体细节的情况下进行实践。在其它实例中，没有 对公知操作进行详细描述以免对本发明造成不必要的混淆。

这里所描述的实施例提供了一种对IC中的占空比失真进行校 正以生成跨所有PVT范围具有近似50％占空比的时钟信号。应当意 识到的是，在例如像DDR3那样的高速存储器接口的高速应用中， 要求50％或接近50％的占空比以确保传输窗口足够宽，从而确保数 据被正确捕捉。在高速应用中，具有非对称占空比的时钟信号会使 得数据同步更为困难。所公开的实施例提供了一种动态占空比校正 电路，其能够轻易地对IC设备内的时钟信号中的占空比失真进行校 正。一个实施例描述了一种IC中的占空比校正电路，其将时钟信号 分离为两个不同时钟信号，并且使用这两个时钟信号来生成对称或 基本上对称的输出时钟信号。另一个实施例描述了一种占空比校正 电路，其使用两个信号脉冲和锁存器来生成基本上对称的时钟信号。

图1示出了非对称时钟信号的波形100以及对称时钟信号的波 形110。波形100对于每个时钟周期具有非均匀的高和低周期。如波 形100上所示的间隔T是时钟信号的时钟周期。本领域技术人员理 解到，一个时钟周期是指从一个上升/下降沿到下一个上升/下降沿的 周期。占空比参数指定了每个时钟周期期间逻辑高输出的相对持续 时间。如图1的波形100所示，每个时钟周期T具有与其逻辑低持 续时间相比相对较短的逻辑高持续时间。如之前所解释的，对称时 钟信号具有基本上50％的占空比。换句话说，每个时钟周期T应当 具有相等或几乎相等的逻辑高和逻辑低输出的持续时间。图1的示 例性波形110示出了对称的时钟信号。波形110上的每个时钟周期T 具有均匀的高和低输出的持续时间。这样，波形110是具有50％占 空比的对称时钟信号的波形。

意在说明而非限制的图2A示出了作为依据本发明的一个实施 例的具有用于IC中的存储器接口的占空比校正器电路的示例性电路 200。本领域技术人员应当意识到，图2A的实施例示出了IC中的存 储器接口的写路径，并且输出管脚250A和250B可以连接到外部存 储器模块。本领域技术人员还应当意识到，输出管脚250A和250B 分别可以表示数据(DQ)管脚和数据选通(strobe)(DQS)管脚。 图2A的实施例示出了通过逻辑模块230耦合到I/O寄存器240A和 240B的均衡模块210。时钟信号202耦合到均衡模块210。在一个 实施例中，均衡模块210包括被耦合以接收时钟信号202的延迟链。 在示例性实施例中，延迟链是多个串联连接的缓冲器，其生成时钟 信号202的多个延迟版本。延迟锁相环(DLL)215的输出212耦合 至均衡模块210。在图2A的实施例中，DLL 215被耦合到均衡模块 210中的多个缓冲器中的每一个的使能输入，其细节将在后续段落中 进行解释。在一个实施例中，均衡模块是电流饥饿(current-starved) 延迟链。DLL 215向均衡模块210输出和发送延迟设置以控制每个 均衡阶段的延迟，并且该延迟设置跨不同的PVT条件而保持。均衡 模块210生成时钟信号202的多个延迟版本作为输出214。

仍然参考图2A，输出214被连接到校正器电路220。在一个 实施例中，每个校正器电路220包括设置/重置(SR)锁存器。每个 校正器电路220的输出被耦合至选择器电路235A和235B。选择器 电路235A和235B的选择输入234A和234B分别控制多个输入231 中的哪一个被选择作为选择器电路235A和235B的输出。输出237A 和237B分别耦合到I/O寄存器240A和240B。I/O寄存器240A和 240B包括连接到各个逻辑元件的多个存储电路或寄存器。输出237A 和237B分别连接到I/O寄存器240A和240B中的寄存器244A-244H 的时钟端子。在一个实施例中，I/O寄存器244A-244H被来自校正器 电路220的时钟输出信号的边沿所触发。在图2A的实施例中，输出 237A连接到寄存器244A-244D的时钟端子，以及I/O寄存器240A 中的选择器电路242C的选择输入243C。耦合到逻辑门246A和选择 器电路242A的寄存器244A和244B控制输出缓冲器245A的使能端 子249A。输出缓冲器245A耦合到输出管脚DQ 250A。寄存器244C 和244D通过选择器电路242C和242B耦合到输出缓冲器245A。寄 存器244B的输入端子241B耦合到寄存器244A的输出。本领域技 术人员应当意识到，输入端子241A、241C和241D可以连接到可以 提供逻辑高或逻辑低电平的IC电路的核心。本领域技术人员还应当 意识到，选择器电路242A和242B可以被用来旁路寄存器 244A-244D、逻辑门246A和选择器电路242C。在一个实施例中， 选择输入243A和243B连接到静态数值或配置随机访问存储器 (CRAM)位以分别控制选择器电路242A和242B的输出。在图2A 的实施例中，输入端子247A和247B被耦合至IC的核心。本领域技 术人员应当意识到，输入端子247A和247B可以连接到IC的核心中 的寄存器。选择器电路242A的输出使能和禁用输出缓冲器245A， 并且选择器电路242B的输出携带从I/O寄存器240A通过输出缓冲 器245A到输出管脚DQ 250A的输出数据。

仍然参见图2A，I/O寄存器240B分享与I/O寄存器240A的 相似性。出于简要的原因，例如寄存器244E-244F、输入端子 241E-241H、输入端子247D和247E、选择输入243D和243E、选择 器电路242D-242F以及逻辑门246B的在I/O寄存器240A中所示出 并且在以上所描述的元件不在这里进行重复或详细描述。逻辑模块 230的选择器电路235B选择来自均衡模块210的时钟信号的一个延 迟版本作为输出信号。在一个实施例中，选择输入234B耦合到IC 中的核心逻辑模块。该核心逻辑模块控制选择输入234B并且在校准 处理期间选择不同相位以便为时钟信号202确定适当相位。在另一 个实施例中，选择器电路235A的选择输入234A根据选择器电路 235B的选择而选择一个输入信号231作为输出237A。例如，选择 器电路235A可以选择被选择作为选择器电路235B的输出237B的 输入信号231的相移版本。在示例性实施例中，输出237A和237B 相位基本上相差90°。输出237B耦合到I/O寄存器240B中的寄存器 244E-244H的时钟端子。I/O寄存器240B中的选择器电路242D和 242E的输出分别连接到使能端子249B和输出缓冲器245B。输出缓 冲器245B连接到输出管脚250B。在一个实施例中，输出管脚250A 和250B分别是DQ和DQS管脚，并且DQ和DQS管脚连接到外部 存储器模块。本领域技术人员应当意识到，DQ和DQS信号在DDR 存储器接口中使用。本领域技术人员还应当意识到，当IC中的存储 器接口向存储器模块进行写入时，DQS在DQ管脚具有要被写入存 储器模块的数据时被断言。

意在说明而非限制的图2B示出了作为依据本发明一个的实施 例的电路290。出于简要的原因，例如均衡模块210、DLL模块215、 校正器电路220以及选择器电路235A和235B的在图2A中已经示 出并且在以上进行了描述的元件将不在这里进行详细描述。本领域 技术人员应当意识到，电路290表示IC中存储器接口电路的读取路 径。这样，没有对公知元件进行详细描述以免对本发明造成混淆。 在一个实施例中，管脚280A和280B连接到外部存储器模块，并且 管脚280A和280B是从存储器模块向IC读取数据的输入管脚。在一 个这样的实施例中，管脚280A可以是DQS管脚，而管脚280B可以 是DQ管脚。管脚280A耦合到接收从管脚280A所传送的信号的输 入缓冲器265A。来自输入缓冲器265A的信号被传送到延迟链270。 在一个实施例中，延迟链270包括串联连接以产生输入信号的延迟 版本或相移版本的若干缓冲器。校正器电路220对相移的时钟信号 中的失真进行校正以产生具有基本上50％占空比的时钟信号。来自 延迟链270的输出连接至校正器电路220。在一个实施例中，来自延 迟链270的输出包括输入信号的延迟版本以及相同信号的延迟版本 的反相版本。分别在图3B和4中示出的延迟链270和校正器电路 220的细节将在后续段落中进行描述。校正器电路220的输出耦合至 逻辑门246B的一个输入端子以及寄存器262C的时钟端子。本领域 技术人员应当意识到，在一个实施例中，寄存器262C的时钟端子是 活动低端子。换句话说，在图2B的实施例中，寄存器262C被所接 收时钟信号的下降沿所触发。

在图2B的实施例中，寄存器262C输出逻辑高信号并且连接 到逻辑门264B的一个其它输入端子。选择器电路235B选择DQS 使能信号以控制寄存器262A和262B。在一个实施例中，DQS使能 信号也被称作后同步(postamble)时钟信号。应当意识到的是，该 后同步时钟信号是已经被校准以实现DQS使能信号的正确定时的时 钟信号。选择器电路235B的输出连接到选择器电路262A和262B 的时钟端子。选择器电路262A和262B耦合到逻辑门264A以控制 寄存器262C的清除端子。寄存器262C在寄存器262A和262B使能 时被清除。在一个实施例中，寄存器262A和262B连同逻辑门264A 一起仅在电路290从存储器模块进行读取时被使能以便在电路290 没有从存储器模块进行读取时防止电路中的毛刺(glitch)。在另一 个实施例中，来自选择器电路235的后同步信号选通(gate)管脚 280A以防止时钟信号中的毛刺或错误边沿。

仍然参考图2B，管脚280B连接到输入缓冲器265B。在一个 实施例中，管脚280B是从外部存储器模块读取数据并且将该数据传 送至输入寄存器285的DQ管脚。在图2B的实施例中，输入寄存器 285包括一些存储元件或寄存器262D-262H，它们如图所示相互连 接。在管脚280B所接收的数据或信号通过输入缓冲器265B传送至 寄存器262D-262H。寄存器262F、262G和262H由来自逻辑门264B 的校正的时钟输出信号所控制。该时钟输出信号可以连接到延迟电 路280。本领域技术人员应当意识到，延迟电路280是简单延迟链， 例如串联耦合的两个反相器，其被用于校正或减小电路中的时钟偏 斜(skew)。这样，延迟电路280可以在偏斜基本上为低时被旁路。 应当意识到的是，电路290可以连接到利用不同时钟域进行操作的 外部存储器模块。因此，在一个实施例中，寄存器262D和262E被 用于将来自外部存储器模块的时钟信号与该实施例中的系统内的时 钟信号重新同步。

意在说明而非限制的图3A示出了作为依据本发明的一个实施 例的均衡模块210的更为详细的表示。时钟信号202连接到分离器 电路310。分离器电路310对时钟输入信号202进行分离以生成两个 不同的时钟信号312A和312B。在一个实施例中，时钟信号312B是 时钟信号312A的反相版本。两个时钟信号，即时钟信号312A和 312B，耦合到均衡延迟模块210A和210B。均衡延迟模块210A和 210B中的每一个都包括多个串联连接的延迟缓冲器211。每个缓冲 器211生成相对应时钟信号312A和312B的延迟版本。来自每个缓 冲器211的输出连接到校正器电路220。DLL模块215连接到均衡 延迟模块210A和210B中的每个缓冲器211。每个校正器电路220 基于来自均衡延迟模块210A和210B的相对应延迟时钟信号输出具 有经校正占空比的时钟信号。在图2A的实施例中，每个校正器220 所生成的时钟信号耦合到选择器电路235A和235B。

意在说明而非限制的图3B示出了作为依据本发明一个实施例 的图2B的延迟链270的更为详细的表示。DLL模块215连接到每 个延迟链270A和270B。端子DQSIN 305连接到图2B的输入缓冲 器265A。分离器电路310将在端子DQSIN 305接收的时钟信号分离 为时钟信号312A和312B。在图3B的实施例中，时钟信号312B是 时钟信号312A的反相版本。延迟链270A和270B中的每一个都包 括多个串联连接的缓冲器211。来自延迟链270A和270B中的每个 缓冲器211的输出分别连接到选择器电路275A和275B。来自每个 延迟链270A和270B的输出连接到校正器电路220。在图3B的实施 例中，校正器电路220基于来自延迟链270A和270B的时钟信号生 成具有经校正占空比的时钟信号。在图2B的实施例中，具有经校正 占空比的时钟信号连接到逻辑门264B和寄存器262C。虽然图3A的 均衡模块210A和210B以及图3B的延迟链270A和270B中仅示出 了三个缓冲器211，但是本领域技术人员应当意识到的是，所需缓冲 器的数量可以针对不同应用而在不同电路之间有所变化。因此，可 以在均衡模块210A和210B以及延迟链270A和270B中使用更多或 更少的缓冲器211。

意在说明而非限制的图4示出了作为依据本发明一个实施例 的校正器电路220的更为详细的表示。校正器电路220包括连接到 锁存器420的两个脉冲生成器电路415A和415B。时钟信号405A和 405B与来自图3A和3B的实施例中的均衡模块210A、210B和延迟 链270A、270B的输出信号相类似。时钟信号405A和405B分别连 接到脉冲生成器电路415A和415B。脉冲生成器电路415A和415B 分别基于时钟信号405A和405B生成相对小的脉冲。如何生成脉冲 的细节参考图5B和图6进行讨论。在图4的实施例中，锁存器420 是SR锁存器，并且脉冲生成器415A连接到锁存器420的设置端子， 而脉冲生成器415B则连接到锁存器420的重置端子。在一个实施例 中，脉冲生成器415A和415B分别生成非重叠的设置和重置信号。 在示例性实施例中，SR锁存器420的输出425是基于来自脉冲生成 器415A和415B的脉冲所生成的具有经校正占空比的时钟信号。

意在说明而非限制的图5A示出了作为依据本发明的一个实施 例的分离器电路310的更为详细的表示。分离器电路310包括传输 门(pass gate)510和反相器520。在图5A的实施例中，传输门510 是互补金属氧化物半导体(CMOS)传输门。分离器电路310接收时 钟信号CLKin信号505，并且将该信号分离为CLK 512和CLKB 522 信号。CLKin信号505经过传输门510和反相器520传送。反相器 520对CLKin信号505进行反转以生成CLKB信号522。在图5A的 实施例中，时钟信号CLKB 522是时钟信号CLK 512的反相版本。 时钟信号CLK 512和CLKB 522中的每一个可以分别连接到如图3A 和3B的实施例中所示出的均衡延迟模块或延迟链。

意在说明而非限制的图5B示出了脉冲生成器电路415的更为 详细的表示。输入信号IN 532连接到脉冲生成器电路415中的可配 置延迟链电路550。在图5B的实施例中，输入信号IN 532可以连接 到如图5A所示的任一时钟信号CLK 512或CLKB 522。可配置延迟 链电路550对脉冲生成器电路415所生成的脉冲的宽度进行控制。 来自可配置延迟链电路550的信号被反相器520进行反转并且连接 到逻辑门560。在图5B的实施例中，逻辑门560是AND门，其接 收来自可配置延迟链电路550的反相信号以及输入信号IN 532。输 出信号OUT 562基于输入信号IN 532的逻辑状态以及来自可配置延 迟链电路550的反相信号而生成。在示例性实施例中，输出信号OUT 562是具有相对小的脉冲的信号。输出信号OUT 562可以连接到锁 存器。在图4的说明性实施例中，来自脉冲生成器415A和415B的 输出信号分别连接到锁存器420的设置和重置端子。

意在说明而非限制的图5C示出了本发明中的作为一个实施例 的锁存器420的更为详细的表示。应当意识到的是，在一个实施例 中，锁存器420是SR锁存器，并且因此没有对这样的锁存器的公知 元件进行详细描述以免对本发明造成不必要的混淆。锁存器420包 括两个反相器520A和520B，以及两个NAND门570A和570B。传 输门510耦合到反相器520A的输出和NAND门570A的输入。在一 个实施例中，传输门510被用来使得从输入信号S 562A到输出OUT 572以及输入信号R 562B到输出OUT 572的信号路径均等。输入信 号S 562A和输入信号R 562B由脉冲生成器电路所生成。在图4的 说明性实施例中，输入信号S 562A由脉冲生成器415A所生成，而 输入信号R 562B则由脉冲生成器415B所生成。在一个实施例中， 锁存器420的输出OUT 572是基于来自输入信号S 562A和输入信号 R 562B的脉冲而生成的具有基本上50％占空比的时钟信号。虽然在 该实施例中使用了锁存器，但是本领域技术人员应当意识到，在这 种背景下可以使用执行类似功能的类似逻辑或存储元件替代锁存 器。

意在说明而非限制的图6示出了依据本发明一个实施例的描 述时钟输入信号、时钟信号的反相版本、设置脉冲信号、重置脉冲 信号和时钟输出信号之间的关系的示例性波形610、620、630、640 和650。波形610是时钟输入信号的示例性波形，而波形620是时钟 输入信号的反相版本的示例性波形。在一个实施例中，时钟输入信 号是具有延迟的相移时钟信号，而时钟输入信号的反相版本是具有 延迟的相移时钟信号的反相版本。在一个实施例中，时钟输入信号 是来自均衡模块210A中的一个缓冲器211的时钟输出信号，和来自 图3A的均衡模块210B中的一个缓冲器211的时钟输出信号的反相 版本。如图6所示，如波形610所表示的时钟输入信号并不具有50％ 的占空比，原因在于每个时钟周期T并不具有相等的逻辑高电平和 逻辑低电平周期。在图6的说明性实施例中，时钟输入信号在每个 时钟周期T中具有基本上更长的逻辑高周期。这样，应当意识到的 是，如波形620所表示的时钟信号的反相版本也不具有50％的占空 比。

仍然参考图6，波形630示出了所生成的设置信号。在图6的 说明性实施例中，由波形630所表示的设置信号是具有显著短的活 动脉冲的活动高信号。本领域技术人员应当意识到，活动高信号被 在其处于逻辑高电平即逻辑1时被认为是“活动的”。在该实例中， 如波形630所表示的设置信号在波形630处于逻辑高状态时是活动 的。波形640示出了所生成的具有相对短的脉冲的重置信号。在图6 的说明性实施例中，设置信号630在时钟输入信号610从逻辑低电 平转变为逻辑高电平时从逻辑低电平变为逻辑高电平。重置信号640 在时钟输入信号620的反相版本从逻辑低电平转变为逻辑高电平时 从逻辑低电平变为逻辑高电平。在示例性实施例中，分别如波形630 和640所表示的设置信号和重置信号中脉冲的宽度W可以进行调 节。在图5B的实施例中，可配置延迟链电路550被用来调节设置 630和重置640脉冲中每一个的宽度W。在一个实施例中，设置630 和重置640脉冲中每一个的宽度W小于时钟输入信号610的1/2周期 1/2T。

仍然参考图6，波形650示出了所生成的具有基本上50％占空 比的时钟输出信号，50％占空比即相等的高和低逻辑电平周期。在图 6的实施例中，时钟输出信号650基于设置630和重置640信号而生 成。时钟输出信号650在设置信号630从逻辑低电平变为逻辑高电 平时从逻辑低电平变为逻辑高电平。当重置信号640从逻辑低电平 变为逻辑高电平时，时钟输出信号650从逻辑高电平转变为逻辑低 电平以实现基本上50％的占空比。在图5C的说明性实施例中，分别 由波形630和640所表示的设置和重置脉冲被用来设置和重置图5C 的锁存器420。图5C中的输出OUT 572表示波形650中所示的时钟 输出信号。图6的实施例中的时钟输出信号的每个时钟周期T具有 基本上50％的占空比。在示例性实施例中，该时钟输出信号具有不 差于45/55的占空比。

意在说明而非限制的图7是示出作为依据本发明的另一个实 施例的用于对IC进行操作的方法700流程的简化流程图。在操作710 中，第一时钟信号被分离以生成第二和第三时钟信号。在图3A的说 明性实施例中，CLKin信号202被分离器电路310分离为CLK信号 312A和CLKB信号312B。在一个实施例中，第三时钟信号可以是 第二时钟信号的反相版本。在操作720中，向第二和第三时钟信号 应用延迟以生成第二和第三时钟信号的延迟版本。在示例性实施例 中，第二和第三时钟信号的延迟版本是第二和第三时钟信号的相移 版本。在图2A的说明性实施例中，由均衡模块210生成时钟信号的 延迟版本。在操作730中，基于第二时钟信号的延迟版本生成脉冲 信号。在一个实施例中，该脉冲信号具有相对小的逻辑高电平脉冲， 并且每个脉冲的宽度小于第二时钟信号的逻辑高脉冲的宽度的一 半。例如图5B的可配置延迟550的可配置延迟链电路可以被用来调 节每个脉冲的宽度。在另一个实施例中，脉冲信号是被用来对诸如 图5C所示的SR锁存器420的锁存器进行设置的设置脉冲信号。该 脉冲信号在第二时钟信号从逻辑低电平转变为逻辑高电平时从逻辑 低电平转变为逻辑高电平。在图6的说明性实施例中，波形630示 出了该脉冲信号的表示。

仍然参考图7，在操作740中生成另一个脉冲信号。该脉冲信 号基于第三时钟信号而生成。在示例性实施例中，操作740中所生 成的脉冲信号是重置脉冲信号，其在第三时钟信号从逻辑低电平转 变为逻辑高电平时从逻辑低电平转变为逻辑高电平。重置脉冲信号 由图6的说明性实施例中的波形640所表示。重置脉冲信号被用来 对图5C的实施例中的锁存器420进行重置。在操作750中生成时钟 输出信号。基于操作730和740中所生成的两个脉冲信号而生成的 时钟输出信号具有经校正的占空比。在图6的说明性实施例中，时 钟输出信号由波形650所表示。在一个实施例中，时钟输出信号的 上升沿基本上与操作730中所生成的脉冲信号的上升沿同时出现， 而时钟输出信号的下降沿基本上与操作740中所生成的脉冲信号的 上升沿同时出现。在另一个实施例中，该时钟输出信号是具有基本 上对称的即接近50％的占空比的时钟信号。

至此，关于集成电路对实施例进行了描述。这里所描述的方法 和装置可以被并入到任意适当电路之中。例如，该方法和装置可以 被并入到诸如微处理器或可编程逻辑器件的多种类型的设备之中。 示例性的可编程逻辑器件包括可编程阵列逻辑(PAL)、可编程逻 辑阵列(PLA)、现场可编程逻辑阵列(FPLA)、电可编程逻辑器 件(EPLD)、电可擦除可编程逻辑器件(EEPLD)、逻辑单元阵列 (LCA)、现场可编程门阵列(FPGA)、专用标准产品(ASSP)、 专用集成电路(ASIC)，这仅是举出一些示例。

这里所描述的可编程逻辑设备可以是数据处理系统的一部分， 该数据处理系统包括以下组件中的一个或多个：处理器；存储器；I/O 电路；以及外部设备。数据处理系统可以在诸如计算机联网、数据 联网、仪器、视频处理、数字信号处理，或者需要可编程或可重复 编程逻辑的优点的任意其它适当应用的广泛应用中得以使用。可编 程逻辑设备可以被用来执行各种不同的逻辑功能。例如，可编程逻 辑设备可以被配置为与系统处理器协同操作的处理器或控制器。可 编程逻辑设备还可以被用作用于对针对数据处理系统中的共享资源 的访问进行仲裁的仲裁器。在又另一个示例中，可编程逻辑器件可 以被配置为处理器与系统中的其它组件之一之间的接口。在一个实 施例中，可编程逻辑设备可以是受让人所拥有的设备之一。

虽然以具体顺序对方法操作进行了描述，但是应当理解的是， 可以在所描述的操作之间执行其它操作，可以对所描述的操作进行 调节以使得它们在稍有不同的时间出现，或者所描述的操作可以分 布在允许处理操作以与处理相关联的各种间隔出现的系统中，只要 重叠操作的处理以所期望的方式执行。

虽然已经为了理解的清楚而以一些细节对之前的发明进行了 描述，但是显然可以在所附权利要求的范围之内进行某些变化和修 改。相应地，本发明要被理解为是说明性而非限制性的，并且本发 明并不局限于这里所给出的细节，而是可以在所附权利要求的范围 和等同形式内进行修改。