转换寄生基调为噪声的频率合成器及频率合成方法

摘要

本发明提供一种转换寄生基调为噪声的频率合成器及频率合成方法。直接式频率合成技术(例如飞快累加器架构)的优点之一为其可通过时间平均频率的概念产生任意多变的频率。在直接频率合成的频率输出端，两种型式的周期取代了单一型式的周期。不同于传统单一型式周期的频率使得频率能量被集中于其设计频率，基于时间平均频率的频率将其部份能量散布至可能在某些应用有害的寄生基调。寄生基调导因于频率合成器中的分数累加器周期性的进位序列。本发明建议一种方法及装置以打破此周期性并将寄生基调转换为宽带噪声。

说明书

技术领域

本发明是有关于一种频率合成器及频率合成方法，且特别是有关于一种可以 转换寄生基调为噪声的频率合成器及频率合成方法。

背景技术

频率合成器(frequency synthesizer)可在一频率范围内提供准确稳定的频率源， 其常见于诸如无线电接收器、行动电话、卫星接收器或全球定位系统等现代电子装 置。频率合成技术包括直接式频率合成(direct frequency synthesis)及间接式频率合 成(indirect synthesis)等。其中，直接式频率合成技术包括直接式数字脉冲率(direct digital pulse rate)及飞快累加器(flying-adder)架构等，具有频率改变速度快及可以产 生任意多变的频率等优点，然而其容易产生过多的杂散波(spur)，进而导致频率合 成器所控制的如模拟数字转换器或数字模拟转换器的输出信号的频谱包含了不必 要的寄生基调(spurious tone)。

杂散波的产生实质上导因于频率合成器中的累加器规律性的进位序列(carry sequence)。请参照第1A图、第1B图及第1C图，第1A图绘示传统频率合成器的 累加器的一例的示意图，第1B图绘示对应第1A图的传统频率合成器的累加器的 累加结果波形图，第1C图绘示对应第1A图的传统频率合成器及不同分数运算子 的进位序列的信号频谱图。于第1A图中，传统累加器05采用一控制字符FREQ(包 括整数运算子I和分数运算子r)的作法以产生进位序列，其中分数运算子r为一定 值。由于分数运算子r为定值，故累加结果会稳定增加且传统累加器05产生的进 位序列会如第1B图所示具有规律性。观察第1C图可以得知，因为规律性的进位 序列而产生的杂散波，使得进位序列的频谱包含了不必要的寄生基调。此外，不同 的分数运算子r所导致的寄生基调亦不同。

请参照第1D图及第1E图，第1D图绘示传统频率合成器的累加器的另一例 的示意图，第1E图绘示对应第1D图的传统频率合成器的累加器的累加结果波形 图。于第1D图中，传统累加器10采用添加一随机数(random number)v于控制字符 FREQ(包括整数运算子I和分数运算子r)的作法以期如第1E图所示能打破进位序 列的规律性，进而希望改善杂散波的产生并达成随机递色(dithering)的结果。

然而，添加随机数于控制字符的作法有诸多弊病。例如随机数的最佳大小及 最佳添加速率均不能轻易决定，而是需要透过试误法(try and error)重复操作以求得 最佳值。此外，为了使得输出频率不变，随机数的整体平均值必须为零，是故在电 路设计上需要使用带正负号数字系统(signed number system)系统，增加系统复杂 度及成本。更进一步地，在高速操作模式时，需要使用高速加法器才能添加随机数， 耗费大量的硬件资源。

发明内容

本发明是有关于一种频率合成器及频率合成方法，通过转换寄生基调为噪声， 进而得以移除寄生基调对于整体系统所产生的负面效应。

根据本发明的第一方面，提出一种频率合成器，包括一累加单元以及一频率 产生器。累加单元包括一分数累加器、一缓存单元及一整数累加器。分数累加器用 以基于一分数运算子做累加运算以输出一进位序列，进位序列包括多个进位位。缓 存单元用以依据一第一随机地址序列写入这些进位位，并依据一第二随机地址序列 读取这些进位位，第二随机地址序列无关于第一随机地址序列。整数累加器用以基 于一整数运算子及读出的这些进位位做累加运算以持续输出一计数值。频率产生器 用以依据计数值输出一频率信号。

根据本发明的第二方面，提出一种频率合成方法，包括下列步骤。基于一分 数运算子做累加运算以输出一进位序列，进位序列包括多个进位位。依据一第一随 机地址序列写入这些进位位于一缓存单元，并更依据一第二随机地址序列从缓存单 元读取这些进位位，第二随机地址序列无关于第一随机地址序列。基于一整数运算 子及读出的这些进位位做累加运算以持续输出一计数值。依据计数值输出一频率信 号。

为了对本发明的上述及其它方面有更佳的了解，下文特举较佳实施例，并配 合所附附图，作详细说明如下：

附图说明

图1A绘示传统频率合成器的累加器的一例的示意图。

图1B绘示对应第1A图的传统频率合成器的累加器的累加结果波形图。

图1C绘示对应第1A图的传统频率合成器及不同分数运算子的进位序列的信 号频谱图。

图1D绘示传统频率合成器的累加器的另一例的示意图。

图1E绘示对应第1D图的传统频率合成器的累加器的累加结果波形图。

图2A绘示依照本发明较佳实施例的频率合成器的方块图。

图2B绘示依照本发明较佳实施例的频率合成器的累加单元的示意图。

图3绘示依照本发明较佳实施例的地址产生电路的一例的示意图。

图4A绘示传统频率信号的信号频谱图。

图4B绘示依照本发明较佳实施例的频率信号的信号频谱图。

图5A绘示依照本发明较佳实施例的对应511位大小储存单元的进位序列的信 号频谱图。

图5B绘示依照本发明较佳实施例的对应63位大小储存单元的进位序列的信 号频谱图。

图6绘示依照本发明较佳实施例的频率合成方法的流程图。

具体实施方式

本发明提出一种频率合成器及频率合成方法，通过随机化进化序列(carry sequence)以转换寄生基调(spurious tone)为噪声，进而得以降低或移除寄生基调对于 整体系统所产生的负面效应。

请参照第2A图及第2B图，第2A图绘示依照本发明较佳实施例的频率合成 器的方块图，第2B图绘示依照本发明较佳实施例的频率合成器的累加单元的示意 图。频率合成器100包括一累加单元110以及一频率产生器(clock generator)120。 累加单元110包括一分数累加器112、一缓存单元114及一整数累加器116。分数 累加器112用以基于一分数运算子r做累加运算以输出一进位序列CS，进位序列 CS为一1位数据串流，其依序包括多个进位位。其中，此时的进位序列CS基于 分数运算子r仍具有规律性。

缓存单元114用以依据一第一随机地址序列写入这些进位位，并依据一第二 随机地址序列读取这些进位位为读出的进位位carry_in，第二随机地址序列无关于 第一随机地址序列。由于第一随机地址序列与第二随机地址序列之间不具关联性， 因此写入缓存单元114的进位位的次序与从缓存单元114读出的进位位的次序之间 具有乱度；亦即，进位位写入与读出的次序之间不同且具乱度，使得进位序列CS 的规律性被打破。整数累加器116用以基于一整数运算子I及读出的这些进位位 carry_in做累加运算以持续输出一计数值count。频率产生器120用以依据计数值 count输出一频率信号clk。

不具关联性的第一随机地址序列与第二随机地址序列可记录于一查阅表(未绘 示于图)以供缓存单元114在存取时使用即可。此外，亦可在累加单元110内附加 一地址产生电路118以提供第一随机地址序列与第二随机地址序列给缓存单元 114。地址产生电路118的实现方法于本发明中并不做限制，其可如第3图所示利 用例如为6地址位(b[0]～b[5])大小的一线性反馈位移缓存器(linear feedback shift register，LFSR)119产生第一随机地址序列，再通过位反转(bitwise inverse)即可产 生不相关的第二随机地址序列。此外，若将接点N的连接位置由b[4]改变至其它 地址位，则亦可以产生与第一随机地址序列与第二随机地址序列无关之其它随机地 址序列。

在第2B图中，当分数运算子r的累加运算未产生进位时，对应的进位位为0， 当分数运算子r的累加运算产生进位时，对应的进位位为1。此外，缓存单元114 的大小例如为(2^P-1)位，P为大于1的正整数。由于传统的内存大小通常为2P位， 故缓存单元114的大小可选取为(2^P-1)位，如此一来，缓存单元114的大小与进位 序列CS的规律性重复位元数不易互为倍数，将更有利于本案的随机化进化序列的 目的。

兹举分数运算子r等于0.2，且缓存单元114的大小例如为63位(P等于6)为 例做说明。在上述的假定下，进位序列CS所包括的进位位b₁、b₂、...、b_m、...依 序为0、0、0、0、1、0、0、0、0、1、...、0、0、0、0、1、...重复。首先，缓存 单元114在一第一频率周期T1依据第一随机地址序列写入进位位b₁～b₆₃，b₁～b₆₃包括12个“1”及51个“0”。接着，缓存单元114在一第二频率周期T2依据第二随 机地址序列读取储存在缓存单元114中的进位位b₁～b₆₃。由于12个“1”及51个“0” 是依据第一随机地址序列被随机写入，故在缓存单元114内的分布已不具原先的规 律性，之后又依据不相关的第二随机地址序列被读出，因此读出的进位位的排列规 则相较于原先排列的进位位b₁、b₂、...、b₆₂、b₆₃更是具有相当的乱度。

同时，为了节省频率周期，在第二频率周期T2中每读出一个随机化后的进位 位，就会依序写入后续的进位位(b₆₄、b₆₅、...、b₁₂₅、b₁₂₆)。亦即，缓存单元114 在第二频率周期T2同时依据第二随机地址序列写入进位位b₆₄、b₆₅、...、b₁₂₅、b₁₂₆。 之后，基于63与5不互为倍数，缓存单元114在一第三频率周期T3依据第一随 机地址序列读取储存在缓存单元114中的进位位b₆₄～b₁₂₆，并同时依据第一随机地 址序列写入后读的进位位b₁₂₇、b₁₂₈、...、b₁₈₈、b₁₈₉。

由上述可知，不相关的第一随机地址序列及第二随机地址序列已足以使得原 先的进位序列CS产生相当的乱度而破坏掉规律性。然而，若欲更进一步提高乱度， 则缓存单元可在一第三频率周期T3依据一第三随机地址序列读取储存在缓存单元 114中的进位位b₆₄～b₁₂₆，并同时依据第三随机地址序列写入后读的进位位b₁₂₇、 b₁₂₈、...、b₁₈₈、b₁₈₉，第三随机地址序列无关于第一随机地址序列及第二随机地址 序列。亦即，每63个进位位即改采用不同的随机地址序列，进位序列CS的规律 性将被彻底地破坏掉。如此一来，整数累加器116所输出的计数值count亦不会具 有规律性，故能有效地减少杂散波的产生。

请参考第4A图及第4B图，第4A图绘示传统频率信号的信号频谱图，第4B 图绘示依照本发明较佳实施例的频率信号的信号频谱图。比较第4A图及第4B图 可以得知，通过本发明的频率合成器随机化进化序列后，转换寄生基调被有效地转 换为噪声，故整体系统导因于寄生基调所产生的负面效应得以降低或移除。因此， 本发明的频率合成器100将更适于控制例如模拟数字转换器或数字模拟转换器等 电子装置。

此外，请参照第5A图及第5B图，第5A图绘示依照本发明较佳实施例的对 应511位大小储存单元的进位序列的信号频谱图，第5B图绘示依照本发明较佳实 施例的对应63位大小储存单元的进位序列的信号频谱图。比较第5A图及第5B图 可以得知，本发明的频率合成器不需采用庞大的内存即可有效地将转换寄生基调被 有效地转换为噪声，故不会浪费硬件资源并维持低成本。

本发明更提出一种频率合成方法，请参照第6图，其绘示依照本发明较佳实 施例的频率合成方法的流程图。于步骤S600中，基于一分数运算子做累加运算以 输出一进位序列，进位序列包括多个进位位。于步骤S610中，依据一第一随机地 址序列写入这些进位位于一缓存单元，并更依据一第二随机地址序列从缓存单元读 取这些进位位，第二随机地址序列无关于第一随机地址序列。于步骤S620中，基 于一整数运算子及读出的这些进位位做累加运算以持续输出一计数值。于步骤 S630中，依据计数值输出一频率信号。

上述频率合成方法的原理系已详述于第2A图～第5B图及其相关内容中，故 于此不再重述。

本发明上述实施例所揭露的频率合成器及频率合成方法，具有多项优点，以 下仅列举部分优点说明如下：

本发明的频率合成器及频率合成方法，利用不同的随机地址序列而得以随机 化进化序列，并通过随机化后的进化序列有效地转换寄生基调为噪声，进而得以降 低或移除寄生基调对于整体系统所产生的负面效应。由于本发明的频率合成器不需 采用庞大的内存，故不会浪费硬件资源并维持低成本。此外，不需附加高速加法器 以添加随机数，故有利于高速操作。

综上所述，虽然本发明已以一较佳实施例揭露如上，然其并非用以限定本发 明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当 可作各种更动与润饰。因此，本发明的保护范围当以后附的权利要求范围所界定者 为准。