频率倍增器及频率倍增的方法

摘要

本发明公开了一种频率倍增器，包括：非交叠信号产生电路，用于接收第一信号和第一控制信号，并生成第一非交叠信号和第二非交叠信号，所述第一非交叠信号和第二非交叠信号都具有所述第一信号的频率，其中所述第一非交叠信号的占空比和第二非交叠信号的占空比的平均值由所述第一控制信号决定；结合电路，用于接收并结合所述第一非交叠信号和第二非交叠信号，来生成频率倍增信号。本发明的频率倍增器能生成具有准确占空比的频率倍增信号。

说明书

技术领域

本发明涉及一种频率倍增电路，特别涉及一种频率倍增器，包括频率倍 增器的装置和频率倍增方法。

背景技术

锁相环(PLL)电路经常使用在常规的频率倍增器中。然而，PLL电路有 着非常大的面积和复杂的结构。此外，PLL电路不能使用在一些功率消耗敏感 的器件中。

因此，有着相对较小面积、较低复杂度和/或较低功耗的倍频器是理想。

发明内容

本发明要解决的技术问题是提供一种频率倍增器，其具有较低复杂度。

为解决上述技术问题，本发明的频率倍增器，包括：

非交叠信号产生电路，用于接收第一信号和第一控制信号，并生成第一 非交叠信号和第二非交叠信号，所述第一非交叠信号和第二非交叠信号都具 有所述第一信号的频率，其中所述第一非交叠信号的占空比和第二非交叠信 号的占空比的平均值由所述第一控制信号决定；

结合电路，用于接收并结合所述第一非交叠信号和第二非交叠信号，来 生成频率倍增信号。

本发明还提供了一种频率倍增的方法，包括：

用频率倍增器接收第一信号，所述频率倍增器包括：非交叠信号产生电 路，用于接收第一信号和第一控制信号，并生成第一非交叠信号和第二非交 叠信号，所述第一非交叠信号和第二非交叠信号都具有所述第一信号的频率， 其中所述第一非交叠信号的占空比和第二非交叠信号的占空比的平均值由所 述第一控制信号决定；结合电路，用于接收并结合所述第一非交叠信号和第 二非交叠信号，来生成频率倍增信号；

用所述频率倍增器倍增所述第一信号的频率。

本发明的频率倍增器生成具有准确占空比的频率倍增信号。此外，本发 明的频率倍增器具有相当小的面积，因而适用于集成电路。同样对比于具有 锁相环的频率倍增电路，本发明的频率倍增器具有较低的功耗和复杂度。而 且，在频率倍增器中输入信号的占空比突然变化对频率倍增信号并没有大的 影响。

附图说明

下面结合附图与具体实施方式对本发明作进一步详细的说明：

图1为根据本发明的实例中，倍频器的示意框图；

图2为根据本发明的实例中，非交叠信号产生电路的示意框图；

图3为图2所示的非交叠信号产生电路的电路细节示意图；

图4为图2所示的非交叠信号产生电路的电路细节示意图；

图5为根据本发明的另一实例中，倍频器的示意框图；

图6为图5所示倍频器的电路示意图；

图7为根据本发明的又一实例中，倍频器的示意框图；

图8为根据本发明的实例中，占空比变换电路的示意框图；

图9为图8中占空比变换电路的电路细节示意图；

图10为根据本发明的另一实例中，占空比变换电路的示意框图；

图11为图10中占空比变换电路的电路细节示意图；

图12为根据本发明的实例中，倍频器内的信号波形示意图；

图13为根据本发明的实例中，占空比变换电路内的信号波形示意图；

图14为根据本发明的实例中，倍频方法的流程示意图。

具体实施方式

下面描述本发明的各种方面和例子。下面的描述为透彻地理解和能够实 施这些实施例而提供了具体的细节。然而，本领域的一般技术人员应该理解， 在省略了其中很多细节后，仍能实施本发明。此外，一些已知结构或功能可 能没有详细显示或记述，以免混淆这几个实施例的相关描述。

对下文中使用的术语，即使其与本发明的某些具体实例的详细描述结合 使用，也应对这些术语做最为广义而合理的解释。某些术语在下面甚至会被 强调，但是，对任何有意以限定的方式来解释的术语，都将在具体描述部分 明确而具体地给出这种定义。

图1为根据本发明的实例中，倍频器的示意框图。如图1所示，倍频器1 包括非交叠信号产生电路2(下面称为产生电路)和结合电路3。

产生电路2用于接收第一信号41和第一控制信号42，并生成第一非交叠 信号43和第二非交叠信号44。第一非交叠信号43和第二非交叠信号44都具 有第一信号的频率，例如f。第一非交叠信号43的占空比和第二非交叠信号 44的占空比的平均值至少部分由第一控制信号42决定。

结合电路3用于接收并结合两个非交叠信号。既然信号43和44都为有 着相同的频率f的非交叠信号，结合后信号的频率为2f。根据本发明的实例 中，结合电路3包括或门，将在下面进行讨论。

图2为在具体实例中的产生电路2。如图2所示，产生电路2包括输入模 块21、第一可控延迟模块22、第二可控延迟模块23和输出模块24。

具体的，输入模块21用于接收第一信号41，并生成第一时钟信号a和第 二时钟信号b。第一可控延迟模块22接收第一时钟信号a和第一控制信号42， 而后将通过第一控制信号42决定的第一延迟应用到第一时钟信号a中，以生 成第一延迟信号c。第二可控延迟模块23接收第二时钟信号b和第一控制信 号42，然后将通过第一控制信号42决定的第二延迟应用到第二时钟信号b中， 以生成第一延迟信号d。

输出模块24接收第一延迟信号c和第二延迟信号d，并根据信号c生成 第一非交叠信号43和根据信号d生成第二非交叠信号44。

此外，如图2所示，输入模块21接收第一延迟信号c和第二延迟信号d， 并使用延迟信号c和d，与第一信号41一起来生成第一时钟信号a和第二时 钟信号b。

因此，两个非交叠信号都与至少部分是由第一控制信号42决定的第一延 迟和第二延迟有关。这样，根据本发明的实例，第一非交叠信号43的占空比 和第二非交叠信号44的占空比的平均值至少部分由第一控制信号42决定。

根据本发明的实例中，第一控制信号42可为DC电压信号，被设计来提 供有着理想占空比均值的第一非交叠信号和第二非交叠信号44，举例来说， 该控制信号为2V。根据本发明的实例，第一控制信号42能被手动或自动地控 制，在下面进行进一步讨论。

根据本发明的非交叠信号产生电路2，可有不同的结构，下面将其中一个 作为较佳实例。

如图3所示，输入模块21包括第一反相器211、第二反相器212、第三 反相器213、第一与非门214和第二与非门215

第一反相器211的输入端和第一与非门214的一个输入端接收第一信号 41/。第一与非门214的另一个输入端接收第二延迟信号d。第一反相器211 翻转信号41，并提供反相信号到第二与非门215的一个输入端。第二与非门 215的另一个输入端接收第一延迟信号c。第一与非门214的输出端连接至第 二反相器212的输入端。第二与非门215的输出端连接至第三反相器213的 输入端。第二反相器212用于输出第一时钟信号a。第三反相器用于输出第二 时钟信号b。

根据图3所示的实例，输出模块24包括第四反相器241，用于接收第一 延迟信号c，并生成第一非交叠信号43，因此，第一非交叠信号43为翻转后 的第一延迟信号c。输出模块24进一步包括第五反相器，用于接收第二延迟 信号d，并生成第二非交叠信号44，因此，第二非交叠信号44为翻转后的第 二延迟信号d。关于第一可控延迟模块22和23将在下面详细说明。

参见图4，为本发明的实例非交叠信号产生电路2的电路示意图。第一可 控延迟模块22包括第一P型MOS晶体管221(MOS晶体管221)、第一N型 MOS晶体管222(MOS晶体管222)、第二N型MOS晶体管223(MOS晶体管223) 和第一电容224。

具体地，在延迟模块22中，MOS晶体管221的源极接正电源，例如，Vdd。 MOS晶体管221的栅极和MOS晶体管222的栅极用于接收第一时钟信号a。MOS 晶体管221的漏极连接至MOS晶体管222的漏极和第一电容224的一端(图4 中的上端)，来生成第一延迟信号c。MOS晶体管223的源极和第一电容224 的另一端(图4中的下端)接地。MOS晶体管223的栅极用于接收第一控制信 号42。

同样地，在延迟模块23中，MOS晶体管231的源极接正电源，例如，Vdd。 MOS晶体管231的栅极和MOS晶体管232的栅极用于接收第二时钟信号b。MOS 晶体管231的漏极连接至MOS晶体管232的漏极和第二电容234的一端(图4 中的上端)，来生成第二延迟信号d。MOS晶体管233的源极和第二电容234 的另一端(图4中的下端)接地。MOS晶体管233的栅极用于接收第一控制信 号42。

研究图4和图12，当信号41为0时，例如在t1时刻，第一与非门214 的输出为1。而后第二反相器212输出0。因此，MOS晶体管221导通，在第 一电容224的上端的电势约为Vdd(例如，1)。因此，当信号41为0时，第 一非交叠信号43为0，如图12所示。

当信号41从0变化为1，例如在t2时刻，第一与非门214的输出依赖于 第二延迟信号d，能根据下列各项决定：既然信号41为1，反相器211输出0， 那么第二与非门215输出为1，第二时钟信号b为0。通过信号bMOS晶体管 231导通，因此，在第二电容234上端的电势为Vdd。也就是说，当信号41 为1时，提供给第一与非门214和第五反相器242的信号d为1。从而，可见 信号41为1时，第二非交叠信号44为0，第一与非门214输出0。因此，当 信号41为1时第一时钟信号a为1。通过第一时钟信号a，MOS晶体管222导 通，而MOS晶体管221断开。根据本发明的实例，第一控制信号42的电压为 正，因此电容224的上端通过MOS晶体管222和MOS晶体管223放电。注意， MOS晶体管223的电流可由信号42的电压决定。电容224以由第一控制信号 42决定的速度放电。当在电容224上端的电势达到第四反相器241的翻转电 压时，例如，在t3时刻，第一非交叠信号43从0变为1。

当信号41从1变为0，例如在t4时刻，第一延迟信号c与上述类似，第 二延迟信号d的电压开始降低。当信号d的电压达到第五反相器242的翻转 电压时，如t5时刻，第二非交叠信号44将从0变为1。

以第一可控延迟模块为例，电容224到反相器241的翻转的持续时间由 MOS晶体管222、MOS晶体管223、电容224和第一控制信号42来决定。可见， 该持续时间随第一控制信号42变化。

一旦结合电路3包含或门，频率倍增信号45呈现如图12所示的形状。

研究以下两种情况：1第一控制信号42的电压值为2V；2.第一控制信号 42的电压值为1V。可见，情况1中第四反相器241的翻转要早于情况2中第 四反相器241的翻转，意味着在情况1中的第一非交叠信号43的占空比高于 情况2中的第一非交叠信号43的占空比。

因此，两个非交叠信号的占空比均值至少部分由第一控制信号决定。根 据本发明的实例中，一个用户输入装置被连接至生成第一控制信号的源头， 操作者可通过操作用户输入装置来方便地控制占空比的平均值。

本发明的实例中，非交叠信号产生电路是对称的，举例来说，其中的元 件一个接另一个毗邻放置，具有相应功能的元件(如与非门214和215，反相 器212和213)大约具有相同电学参数。因此，频率倍增信号中邻近周期的误 差被限制为相当低的数值，如约1％。

本发明的另一个实例中，电容224的一端(图4中的下端)连接至Vdd， 另一端仍旧连接在MOS晶体管222和MOS晶体管221的漏极。电容234的一 端(图4中的下端)连接至Vdd，另一端仍旧连接在MOS晶体管232和MOS晶 体管231的漏极。

根据本发明的实例中，第一控制信号能被自动地控制。参见图5和6作 详细的说明。

如图5所示，非交叠信号产生电路1a进一步包括第一反馈电路6，。第一 反馈电路6用于接收并使用频率倍增信号45和第一参考信号46来生成第一 控制信号42。

第一反馈电路6有不同的实施例，其中包括显示图6中的实施例。

图6中的第一反馈电路6包括第一误差信号放大器61、电容62和第一电 阻63。误差信号放大器61接收来自第二电阻71和第三电阻72共用端的参考 信号46。因为第二电阻71和第三电阻72串联连接在Vdd和地之间，在它们 共用端的电势，举例来说，信号46的电压由它们的电阻决定。例如，假设电 阻71的阻值为400Ω，而电阻72的阻值为600Ω，信号46的电压将为0.4Vdd。 电容62和第一电阻63形成积分电路，提供频率倍增信号45的平均电压到误 差信号放大器61的负输入端。信号45的平均电压能通过等式(1)计算出来：

V_average＝Duty₄₅*V_dd  (1)

其中Duty₄₅是信号45的占空比。

因此，信号46的电压和信号45的平均电压之间的误差被放大作为第一 控制信号42。例如，当电阻71和电阻72具有相同阻值时，信号45的占空比 为40％，第一控制信号42的电压约为Vdd。因此，电容224和234快速放电， 反相器241和242比以前翻转的早些。结果为，信号45的占空比增加到50％。 最后，第一控制信号42的电压保持在由信号46决定的某数值，该数值将信 号45的占空比调整到50％。

可见，通过变化信号46的电压，信号45的平均占空比能被方便地控制。 例如，当信号46的电压为0.3Vdd时，信号45的平均占空比将为0.3。

关于上述讨论的频率倍增器1或1a，虽然信号45的平均占空比被很好地 控制，占空比可以在不同的周期里变化。

到最后，如图7所示，频率倍增器1b进一步包括占空比变换电路8。该 占空比变换电路8用于接收第二信号47，并使第二信号47的占空比变化到预 设值，以致于生成第一信号41。

根据本发明的实施例中，预设值可为50％左右。

如图8所示，根据本发明的实施例中，占空比变换电路8包括脉冲产生 器81、充放电路82和模数转换器(ADC)83。

具体地，脉冲产生器81用于接收第二信号47，并使用第二信号来生成脉 冲方波信号e，如图13所示。可见，在信号47的每个上升沿有负脉冲，例如 在t₇时刻。

充放电路82用于接收脉冲方波信号e和第二控制信号48，根据脉冲方波 信号e，以至少部分由第二控制信号48决定的速度，改变充放电路输出端的 电压，例如信号f的电压。根据本发明的实施例中，第二控制信号48的电压 可为：(1)固定；(2)手动控制的；(3)自动控制，与第一控制信号42 类似。

模数转换器83用于接收并将信号f从模拟转换到数字，来生成第一信号 41。

充放电路82有不同的实施例，图9所示为其中一个实施例，其中在充放 电路输出端的电压以一速度减少，该速度至少部分由第二控制信号48决定的。

如图9所示，充放电路82包括第三P型MOS晶体管821(MOS821)，第 五N型MOS晶体管822(MOS822)，第六N型MOS晶体管823(MOS823)和第 三电容824。P型MOS晶体管821的栅极和N型MOS晶体管822的栅极相互连 接，用于接收脉冲方波信号e；P型MOS晶体管821的源极和第三电容824的 一端连接，用于连接至正电源，如Vdd；P型MOS晶体管821的漏极连接至N 型MOS晶体管822的漏极和第三电容824的另一端，来形成充放电路82的输 出端并输出信号f。N型MOS晶体管822的源极连接至N型MOS晶体管823的 漏极。N型MOS晶体管823的栅极接地。

本发明的另一实施例，第三电容824的一端(图9中的上端)为接地而 不是连接Vdd，而第三电容824的另一端还是连接P型MOS晶体管821的漏极 和N型MOS晶体管822的漏极。

在图9，模数转换器83包括施密特触发器83。在别的实施例中，模数转 换器83可包括比较器或其他合适的模数转换器。

因此，在脉冲方波信号e的负脉冲，例如在t₇时刻，P型MOS晶体管821 导通，且电容824的较低端被充电到Vdd，也即信号f的电压为Vdd，因此信 号41为0。当脉冲方波信号e变回1时，例如在t₈时刻，P型MOS晶体管821 截止而N型MOS晶体管822导通。同样N型MOS晶体管823通过第二控制信 号48导通，电容824的较低端通过N型MOS晶体管822和N型MOS晶体管823 放电。当N型MOS晶体管822、N型MOS晶体管823和电容824的参数已经特 定，电容824的放电速度由第二控制信号48决定。因此当第二控制信号的电 压增加时，施密特触发器83较早地翻转而输出1。

如图10所示的本发明实施例中，占空比变换电路8a进一步包括第二反 馈电路84。第二反馈电路84用于接收第二参考信号49和由模数转换器83生 成的信号41，以生成第二控制信号48，该信号是动态的。

第二反馈电路84有不同的实施例，图11所示为其中一个。

与上面讨论的第一反馈电路6类似，在占空比变换电路8b中的第二反馈 电路84包括第二误差信号放大器841，用于接收第二参考信号49和第一信号 41。电容842和电阻843形成积分电路，提供信号41的平均电压到误差信号 放大器841的负输入端。信号41的平均电压能通过等式(2)计算出来：

V_average＝Duty₄₁*V_dd  (2)

其中Duty₄₁为信号41的占空比。因此，通过设置电阻87和电阻88的阻 值，可产生有所需且确定的占空比的第一信号。例如，假如电阻87和电阻88 有相同的阻值，信号41的占空比最终为0.5。

此外，本实施例中另外增加两个反相器85和86，来增加第一信号41驱 动负载的能力。

本发明的实例中，频率倍增器1、1a或1b能被用在不同的设置中，包括 但不限于电流泵。

本发明的实例中，提供一种频率倍增的方法90。在902，上面讨论的频 率倍增器1、1a或1b接收第一信号41。在904，频率倍增器1、1a或1b倍 增第一信号41的频率。

本说明书中使用例子来揭示本发明，包括最佳实施方式，也使本领域的 一般技术人员能够实施本发明，包括制造和使用任何装置或系统，并执行任 何合成的方法。本发明的专利权的范围由权利要求来限定，可包括本领域的 技术人员能想到的其他实施例。这种其他的实例确定为包括在权利要求的范 围内，假如该实例中的结构部件与权利要求的文字语言并没有不同，或者假 如包括与权利要求的文字语言无实质区别的等同结构部件。