一种多比特SONOS闪存单元、阵列及操作方法

摘要

本发明公开了一种多比特SONOS闪存单元，P型半导体衬底，其具有深N阱；在深N阱中形成的第一P型注入区和第二P型注入区，所述第一P型注入区和第二P型注入区构成源极区和漏极区；位于所述第一P阱和第二P型注入区之间的衬底上方的栅极结构，所述栅极结构包括栅介质层和位于栅介质层上的多晶硅层，其中，所述多晶硅层构成控制栅极，所述栅介质层为ONO结构，自下而上依次包括第一氧化层、氮化层、第二氧化层，所述ONO结构的氮化层中包括第一和第二存储位。本发明还提供了一种多比特SONOS闪存阵列以及一种多比特SONOS闪存阵列的操作方法。

说明书

技术领域

本发明涉及一种半导体存储器件，特别是涉及一种多比特SONOS闪存单元 和阵列。

背景技术

近年来闪存(flash memory)存储器的发展非常迅速，闪存以其便捷、存储 密度高、可靠性好等特点成为非易失性存储器中研究的热点。随着技术的发展 和各类电子产品对存储的需求，闪存被广泛用于手机、笔记本、掌上电脑和U 盘等移动和通讯设备中，其原理是通过改变晶体管或存储单元的临界电压来控 制门极通道的开关以达到存储数据的目的，使得存储在存储器中的数据不会因 为电源中断而消失。每个闪存单元以一个场效应晶体管制成，包含一控制栅极 (CG，control gate)和一浮动栅极(FG，floating gate)，浮动栅极可保持电荷， 由于浮动栅极的存在使得闪存可以完成三种基本操作模式，即读、写、擦除。

图1为现有的闪存单元的结构示意图，包括：半导体衬底100，所述半导体 衬底100内形成有p型掺杂阱；位于半导体衬底内的源极102和漏极101，所述 源极102和漏极101的掺杂类型为n型；位于半导体衬底100表面的隧穿氧化 层110；位于隧穿氧化层110表面的浮动栅极120；位于浮动栅极表面的隔离氧 化层130；位于隔离氧化层130表面的控制栅极140。

在编程阶段，在漏极101施加一个漏极电压，在所述漏极电压的作用下， 热电子从源极102向漏极101迁移；又在施加在控制栅极140的栅极电压的作 用下，热电子从漏极101或者沟道区靠近漏极101的部分经过隧穿氧化层110 注入浮动栅极120；在擦除节点，在源极102上施加一个源极电压，在源极电压 的作用下，电子从浮动栅极120靠近源极102的部分经过隧穿氧化层110FN (Fowler-Nordheim tunneling)隧穿到源极102。一般而言，当浮动栅极120被 注入电子时，该位就由数字“1”被改写成“0”，这一过程为写入，也可称为编 程模式；相对的，当负电子从浮动栅极120中移走后，该位就由数字“0”变成 “1”，此过程称为擦除，每个闪存单元能够存储1比特。但是，随着存储器件 尺寸的进一步微缩，需要提供一种多比特的闪存单元，以提高闪存的存储密度。

发明内容

本发明的目的在于提供一种多比特SONOS闪存单元和阵列，以提高 SONOS闪存存储器的存储密度。

本发明提供了一种多比特SONOS闪存单元，包括：N型半导体衬底，其具 有深N阱；在深N阱中形成的第一P型注入区和第二P型注入区，所述第一P 型注入区和第二P型注入区构成源极区和漏极区；位于所述第一P型注入区和 第二P型注入区之间的衬底上方的栅极结构，所述栅极结构包括栅介质层和位 于栅介质层上的多晶硅层，其中，所述多晶硅层构成控制栅极，所述栅介质层 为ONO结构，自下而上依次包括第一氧化层、氮化层、第二氧化层，所述ONO 结构的氮化层中包括第一存储位和第二存储位。

作为优选，所述第一P型注入区和第二P型注入区分别连接第一位线和第 二位线，所述控制栅极连接控制线。

本发明还提供了一种多比特SONOS闪存单元的操作方法，包括：通过分别 对第一位线、第二位线、控制线和深N阱施加第一存储位写入电压，实现对第 一存储位的写入；通过分别对第一位线、第二位线、控制线和深N阱施加第二 存储位写入电压，实现对第二存储位的写入；通过分别对第一位线、第二位线、 控制线和深N阱施加擦除电压，实现对第一和第二存储位的擦除；通过分别对 第一位线、第二位线、控制线和深N阱施加第一存储位读取电压，实现对第一 存储位的读取；通过分别对第一位线、第二位线、控制线和深N阱施加第二存 储位读取电压，实现对第二存储位的读取。

作为优选，对所述第一位线、第二位线、控制线和深N阱施加的第一存储 位写入电压分别为-6V、0V、-3V和0V，实现对第一存储位的写入。

作为优选，对所述第一位线、第二位线、控制线和深N阱施加的第二存储 位写入电压分别为0V、-6V、-3V和0V，实现对第二存储位的写入。

作为优选，对所述第一位线、第二位线、控制线和深N阱施加的擦除电压 分别为6V、6V、-6V和6V，实现对第一和第二存储位的擦除。

作为优选，对第一位线、第二位线、控制线和深N阱施加的第一存储位读 取电压分别为0V、-2V、0V和0V，实现对第一存储位的读取。

作为优选，对第一位线、第二位线、控制线和深N阱施加的第二存储位读 取电压分别为-2V、0V、0V和0V，实现对第一存储位的读取。

本发明还提供了一种多比特SONOS闪存阵列，其特征在于，由多个本发明 所述的多比特SONON存储单元按照虚拟接地阵列排列而成。

本发明的一种多比特SONOS闪存单元和阵列与现有的SONOS闪存单元和 阵列相比，具有以下优点：

1.本发明利用SONOS结构的ONO层能够束缚区域电子的特征，使得ONO 层的左右两侧分别存储电荷，从而使一个SONOS闪存单元具有2比特的存储位， 有效地提高了SONOS闪存的存储密度；

2.本发明采用P沟道晶体管，有效降低了SONOS闪存单元的工作电流，从 而降低了整个芯片的功耗；

3.本发明采用虚拟接地阵列，省去了固定的源极区，极大减少了整个阵列 的面积；

4.本发明的SONOS闪存单元和阵列结构与标准的CMOS工艺相兼容，能 够在不改变工艺制程技术节点的情况下，通过改变SONOS闪存的内部结构，减 少闪存的体积，容易微缩到45纳米节点以下。

附图说明

图1为现有的闪存单元的结构示意图；

图2为本发明的多比特SONOS闪存单元的结构示意图；

图3为本发明的多比特SONOS闪存单元的左侧存储位写入的示意图；

图4为本发明的多比特SONOS闪存单元的右侧存储位写入的示意图；

图5为本发明的多比特SONOS闪存单元的左侧和右侧存储位擦除的示意 图；

图6为本发明的多比特SONOS闪存单元的左侧存储位读取的示意图；

图7为本发明的多比特SONOS闪存单元的右侧存储位读取的示意图；

图8为本发明的多比特SONOS闪存阵列的示意图；

图9为本发明的多比特SONOS闪存阵列的结构示意图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对 本发明的具体实施方式做详细的说明。

本发明利用示意图进行详细描述，在详述本发明实施例时，为便于说明， 表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是实例， 其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及 深度的三维空间尺寸。

图2为本发明的一种多比特闪存单元的结构示意图，从图可知，本发明的 一种多比特闪存单元包括：半导体衬底200，所述半导体衬底200为N型，具 有深N阱203；在半导体衬底200中形成的第一P型注入区201和第二P型注 入区202，第一P型注入区201和第二P型注入区202根据分别施加在其上的电 压的不同，可以分别为源极区和漏极区，也可以分别为漏极区和源极区，形成P 沟道场效应晶体管；以及在所述半导体衬底之上、第一P型注入区201和第二P 型注入区202之间形成的栅极结构，所述栅极结构包括栅介质层和在栅介质层 表面形成的多晶硅层240。其中，所述栅介质层自下而上依次包括第一氧化层 210、氮化层220、第二氧化层230，即为ONO层，所述ONO层在闪存单元中 作为电荷陷阱以存储电荷；所述多晶硅层240为控制栅极。因此，上述结构组 成了SONOS闪存单元，且本发明的每个SONOS闪存单元具有两个存储位。所 述第一P型注入区201和第二P型注入区202分别连接第一位线BL1和第二位 线BL2，所述控制栅极连接控制线。

实际操作时，如图3所示，图3为本发明的多比特闪存单元的左侧存储位 写入的结构示意图。为了达到从左侧写入的目的，本发明采用热电子方式进行 写入，可以分别在第一位线BL1、第二位线BL2、控制线和深N阱上施加0V 到-15V的电压，以实现左侧存储位的写入。在本实施例中，分别在第一位线BL1 (此时P阱201暂为漏极区D)上加-6V的电压，在第二位线BL2(此时P阱 202暂为源极区S)上加0V电压，在控制线上加-3V电压，在深N阱203上加 0V电压。源极区S和漏极区D之间的电压差使得整个P沟道场效应晶体管导通， 空穴(hole，多子载流子)10从源极区S流向漏极区D，空穴在漏极区D的PN结处 由于高速碰撞产生电子11，并且电子11进入ONO层230的左侧，即热电子效 应(Hot Carrier Effect)，从而在ONO层左侧形成一左侧存储单元，而ONO层具 有区域电子束缚的特征，所以ONO层左侧的电子不会迁移到右侧去，实现了多 比特闪存单元的左侧存储位写入。

图4为本发明的一种多比特闪存单元的右侧存储位写入的结构示意图。为 了达到从右侧写入的目的，本发明采用热电子方式进行写入，分别在第一位线 BL1、第二位线BL2、控制线和深N阱上施加0V到-15V的电压，以实现右侧 存储位的写入。在本实施例中，分别在第一位线BL1(此时P阱201暂为源极 区S)上加0V的电压，在第二位线BL2(此时P阱202暂为漏极区D)上加-6V 电压，在控制线上加-3V电压，在深N阱203上加0V电压。源极区和漏极区之 间的电压差使得整个P沟道场效应晶体管导通，空穴(hole，多子载流子)从源极区 S流向漏极区D，空穴在漏极区的PN结处由于高速碰撞产生电子并进入ONO 层230的右侧，即热电子效应(hot carrier effect)，从而在ONO层右侧形成一右 侧存储单元，而ONO层具有区域电子束缚的特征，所以ONO层右侧的电子不 会迁移到左侧去，实现了多比特闪存单元的右侧存储位写入。

图5为本发明的一种多比特闪存单元的电子擦除的结构示意图。为了达到 擦除的目的，本发明采用FN(Fowler-Nordheim)隧穿方式进行电子擦除，发明 分别在第一位线BL1、第二位线BL2、控制线和深N阱上施加-6V到15V的电 压(电压极性根据位线和控制线而不同)，以实现左侧和右侧存储位的擦除。在 本实施例中，分别在第一位线BL1和第二位线BL2上施加6V电压，在控制线 施加-6V电压，在深N阱203上加6V电压。在第一字线BL1与控制线240、第 二字线BL2与控制线240之间的强电场作用下，ONO层左右两侧的电子被驱逐 出ONO层，通过FN隧穿的方式分别从第一字线BL1和第二字线BL2流走。

图6为本发明的一种多比特闪存单元的从左侧存储位读取的结构示意图。 为了达到从左侧读取的目的，本发明采用热电子方式进行写入，分别在第一位 线BL1、第二位线BL2、控制线和深N阱上施加0V到-5V的电压，以实现左侧 存储位的读取。在本实施例中，分别在第一位线BL1(此时P阱201暂为源极 区S)上加0V的电压，在第二位线BL2(此时P阱202暂为漏极区D)上加-2V 电压，在控制线和深N阱203上加0V电压。注意，漏极区D的PN结由于第 二字线BL2上的-2V电压的存在，PN结扩展至ONO右侧的存储位下方的沟道 区域(PN结与ONO存储区是通过第一氧化层210绝缘的)，所以不管ONO右 侧的存储位中有无电子，对沟道电流都没有影响，从源极区S流向漏极区D的 空穴被立马被吸引到漏极区D的PN结中。只有ONO左侧的存储单位中的电子 有无会对沟道电流大小有影响。ONO的左侧存储位存储有电子11时，沟道电流 大，将其定义为左侧存储位写入状态“1”；ONO的左侧存储位没有电子时，沟 道电流小，将其定义为左侧存储位擦除状态“0”。

图7为本发明的一种多比特闪存单元的从右侧存储位读取的结构示意图。 为了达到从右侧读取的目的，本发明采用热电子方式进行写入，分别在第一位 线BL1、第二位线BL2、控制线和深N阱上施加0V到-5V的电压，以实现右侧 存储位的读取。在本实施例中，分别在第一位线BL1(此时P阱201暂为漏极 区D)上加-2V的电压，在第二位线BL2(此时P阱202暂为源极区S)上加0V 电压，在控制线和深N阱203上加0V电压。同上述左侧存储位的读取类似， 由于第二字线BL2上的-2V电压的存在，ONO左侧的存储位有无电子对沟道电 流大小没有影响。当ONO右侧的存储位存储有电子11时，沟道电流大，将其 定义为右侧存储位写入状态“1”；ONO右侧的存储位中没有电子，沟道电流小， 将其定义为右侧存储位擦除状态“0”。

本发明的存储器阵列采用虚拟接地阵列(Virtual Ground cell array)，该存储 器阵列包括多个多比特闪存单元，如图8所示，其中BL1、BL2、BL3为所述存 储器阵列的存储单元的位线，CG1、CG2、CG3和CG4为所述存储器阵列的存 储单元的控制线。由于采用虚拟接地阵列排列，沿纵向排列的闪存单元串联且 共用源极区和漏极区，这样可以节约源极区和漏极区占用的面积。同一列中的 源极和漏极中的一极共同连接到同一位线，且相邻两列闪存单元中的两根位线 中的一根位线是共用的。以第一列闪存和第二列闪存单元为例，第一列闪存单 元的源极和漏极中的一极共同连接到位线BL1，源极和漏极中的另一极共同连 接到位线BL2；第二列闪存单元的源极和漏极中的一极共同连接到位线BL2， 源极和漏极中的另一极共同连接到位线BL3，其中，第一列和第二列共用位线 BL2，第二列和第三列共用位线BL3。如图9所示，为本发明的多比特闪存单元 所构成的存储器阵列的结构示意图，其中BL1、BL2、BL3为所述存储器阵列的 存储单元的位线，CG1、CG2、CG3和CG4为所述存储器阵列的存储单元的控 制线，表示接触孔，本发明的每个接触孔连接其周围的四个存储单元的源极 和漏极中的同一极(如虚线框中所示)。因此对于一个接触孔，可以有4个SONOS 闪存单元相连，每个SONOS闪存单元具有两个存储位，这样可以有8个存储位， 即一个接触孔对应8个存储位，进一步极大地减小接触孔占的面积。本实施例 以4*4的阵列作为示例并非加以限制，还可以扩展至各种不同数量的行和列的 阵列，以及还可以在该层存储器阵列上做更多层存储器阵列。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发 明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及 其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。