用于高电压静电放电防护的低电压结构的防护装置

摘要

本发明公开了一种用于高电压静电放电(Electrostatic Discharge，ESD)防护的低电压结构，静电放电防护装置，包括一衬底、一N+掺杂埋藏层(N+doped buried layer)、一N型阱区域(N-type well region)以及一P型阱区域(P-type well region)。N+掺杂埋藏层可设置于接近衬底处。N型阱区域可以设置于接近N+掺杂埋藏层的一部分，以形成一集极区域(Collector Region)。P型阱区域可以设置于接近N+掺杂埋藏层的其余部分，并且具有至少一P+掺杂板对应至一基极区域，以及多个分布式N+掺杂板区段对应至一射极区域(Emitter Region)。

说明书

技术领域

本发明的实施例是有关于一种半导体装置，且特别是有关于一种高电 压静电放电(Electrostatic Discharge，ESD)的低电压结构的防护装置。

背景技术

近年来，几乎所有电子装置的制造，皆朝向尺寸微小化的目标前进。 尺寸较小的电子装置相较于具有相同功能但尺寸较大而笨重的电子装置 更受欢迎。由于微小化装置需要由微小的元件组成，因此，拥有制造微小 化元件的能力，显然地将使得微小化装置的生产更为容易。然而，目前许 多的电子装置必须具备可执行驱动功能(actuation functions)及数据处理 (data processing)或其它决策功能的电路装置，其中，可以执行驱动功能的 装置例如是开关装置(switching devices)。并非总是可以利用低电压互补金 属氧化半导体(Complementary Metal-Oxide Semiconductor，CMOS)技术，制 造此些具有双重功能的装置。因此，高电压(或高功率)装置被发展以处 理许多无法以低电压的操作实施的应用。

典型的高电压装置的静电放电(ESD)的效能，常取决于对应的装置所 有的宽度和表面或侧面规则。因此，对于微小化装置而言，静电放电的效 能一般而言是较为不稳定(critical)的。高电压装置典型的特性为其具有一 低导通电阻(on-state resistance，Rdson)、一高击穿电压(breakdown voltage)、 以及一低维持电压(holding voltage)。在静电放电是事件发生期间，低导通 电阻可以使静电放电的电流更集中于装置的表面上或者装置的漏极区域 的边缘上。高电流及强电场的作用，会造成此装置的表面结的物理性破坏。 由于必需满足低导通电阻此一典型条件，表面或侧面规则可能无法再增 加。因此，静电放电的防护将是一大挑战。

一般而言，高电压装置的高击穿电压的特性，表示其击穿电压是高于 操作电压，并且触发电压Vtl(trigger voltage，Vtl)是高于击穿电压。因此， 在静电放电期间，高电压装置开启静电放电防护之前，高电压装置的内部 电路可能处于受到损害的危险。高电压装置的低维持电压的特性，使得开 机峰值电压(power-on peak voltage)或突波电压(surge voltage)造成噪声，也 使高电压装置在正常操作的情况下，可能因为噪声而被触发，造成闩锁效 应(latch-up)。由于电场的分布对于电路布线(routung)是敏感的，使得高电 压装置可能经历场板效应(field plate effect)，所以静电放电的事件期间，静 电放电的电流有集中在装置的表面上或漏极区域的边缘上的可能。

改善高电压装置的静电放电的效能的技术手段，包括增加掩模的使用 或增加其它步骤，以在双载子结晶体管(Bipolar Junction Transistor，BJT) 元件中，创造一个较大尺寸的二极管，以及/或者在金属氧化物半导体晶体 管(MOS transistors)中，增加其表面或侧面规则。

因此，对提供静电放电防护的结构加以改良是一个值得发展的课题。

发明内容

本发明的一些实施例，是针对用于高电压的静电放电防护的低电压结 构。在某些情况下，至少可以基于双极互补动态金属氧化物半导体场效晶 体管技术BCD(Bipolar Complimentary metal-oxide semiconductor(BiCMOS) Diffusion metal-oxide semiconductor(DMOS))的工艺的部分加以修改，以提 供静电放电防护，其中此工艺可以包括外延工艺(epi process)。

在一实施例中，提供一高电压静电放电(ESD)防护装置。(于此，「实 施例」是表示「提供一种例子」或者「说明」)。高电压静电放电防护装置 可以包括一衬底、一N+掺杂埋藏层(N+doped buried layer)、一N型阱区 域、以及一P型阱区域。N+掺杂埋藏层可以接近衬底地设置。N型阱区域 可以设置于接近N+掺杂埋藏层的一部分，以形成一集极区域(Collector  Region)。P型阱区域可以设置于接近N+掺杂埋藏层的其余部分，并且具 有至少一P+掺杂板对应至一基极区域，以及多个分布式N+掺杂板区段对 应至一射极区域(Emitter Region)。

为了对本发明的上述及其它方面有更佳的了解，下文举多个实施例， 并配合所附图式，作详细说明如下。

附图说明

图1绘示传统的双载子结晶体管(BJT)的纵向的剖面图，此剖面图 是用以与本发明的实施例作比较。

图2绘示依照本发明一实施例的结构的剖面图，此实施例是用以提供 高电压的静电放电防护。

图3绘示依照本发明一实施例的布局的俯视图，此实施例提供相对较 小尺寸且低电压的结构，且此结构相似于图2的结构。

图4绘示依照本发明另一实施例的布局的俯视图，此实施例提供相对 较小尺寸且低电压的结构，且此结构相似于图2的结构。

图5绘示依照本发明另一实施例的布局的俯视图，此实施例提供相似 于图2而较小尺寸且低电压的结构。

图6绘示依照本发明另一实施例的俯视图，此实施例的结构相似于图 5的结构，与图5的差别在于图6的栅极区域340非环形。

图7绘示一图表，以呈现通过一实验以比较传统的双载子结晶体管 (BJT)与一实施例针对元件间距(cell pitch)、维持电压(holding voltage)、 弱化的漏电流(soft fail current leakage)、次击穿触发电流(second breakdown  trigger current)的结果。

【主要元件符号说明】

10：衬底

12、42：N+埋藏层(NBL)

14、44：N型阱

16、46：P型阱

18、26、66：N+掺杂板

20、24、60、64：场氧化层(FOXs)

22、62：P+掺杂板

28、68：晶体管

40：P型材料衬底

48：分布式N+掺杂板区段

50：栅极

52：栅极氧化层

54：多晶硅层

100、200、300：集极区域

110、210、310：基极区域

120、220、320、340：栅极区域

130、230、330、360：射极区域

350：平分线

具体实施方式

依照本发明的一些实施例将利用BCD工艺以提供一用作高电压静电 放电防护的相对小尺寸、低电压结构。此外，依照本发明的一些实施例将 提供总面积小于二极管的BJT及MOS的结构，以提供相同的静电放电防 护效能(ESD performance)。一些实施例亦可具有一击穿电压及一触发电 压，此击穿电压接近高电压装置的操作电压，且触发电压低于高电压装置 的击穿电压。此外，比起使用一硅控整流器(Silicon Controlled Rectifier， SCR)，本发明的一实施例可提供一相对较高的维持电压，可以更轻易地避 免闩锁效应的发生。在某些情况下，可利用标准BCD工艺而不需要额外 的掩模或工艺步骤以提供本发明的多个实施例。

在某些实施例中所使用的多晶硅，可通过进行离子注入的时透过硬质 掩模以将寄生装置(parasitic devices)分为多个组群。一些实施例可有效地开 启多个寄性装置以降低静电放电的电流或者强电场，静电放电的电流以及 电场在静电放电的过程中是集中在装置的表面上。

某些实施例的触发电压可介于高电压击穿电压以及操作电压之间。在 静电放电的事件发生的过程中装置开启静电放电防护之前，此触发电压可 以有效地降低防护装置或内部电路受到损害的风险。如此，本发明的实施 例可以提供多个骤回(snapback)及触发电压，并且也可以提供相对较高的 维持电压。此些特性可以降低在正常操作的情况下闩锁效应的发生率。此 外，实施例可以避免场板效应(field plate effect)，因此相对地比较不会受电 路布线(routing)的影响。

图1绘示传统的双载子结晶体管(BJT)的纵向的剖面图，此剖面图 是用以与一实施例作比较。如图1所示，提供一个N+埋藏层12，设置在 P型材料衬底10或者一个上外延P型成长层(epitaxially-grown P-layer， P-epi)上。一N型阱14可以环绕地设置于P型阱16的外缘。双载子结晶 体管的集极可以联系N型阱14及N+埋藏层12。双载子结晶体管的射极 可以联系N+掺杂板18，N+掺杂板18是接近地设置于P型阱16。场氧化 层20(Field-oxide films，FOXs)可以设置于N+掺杂板18以及P+掺杂板22 之间，且对应于双载子结晶体管的基极的P+掺杂板22被设置于N+掺杂 板18相对的两侧。场氧化层24(FOXs)可以设置于基极的P+掺杂板22以 及N+掺杂板26之间，且N+掺杂板26是联系于双载子结晶体管的集极。 如图1所示，两晶体管28可以形成于此结构中。因此，于静电放电的事 件期间，部分的应力(stress)将分布在两晶体管28。

图2绘示依照本发明一实施例的结构的剖面图，此实施例是用以提供 高电压的静电放电防护。如图2所示，提供一个N+埋藏层42，设置在P 型材料衬底40或者一个上外延P型成长层(epitaxially-grown P-layer，P-epi) 上。一N型阱44可以环绕地设置于P型阱46的外缘。双载子结晶体管的 集极可以联系N型阱44及N+埋藏层42(N+buried layer，NBL)。双载子结 晶体管的射极可以联系多个分布式N+掺杂板区段48，分布式N+掺杂板区 段48是接近地设置于P型阱46。通过P型阱46的分隔使得此些分布式 N+掺杂板板区段48可彼此分开地设置，而且栅极50可形成于P型阱46 的个别的部分之上。栅极50是形成于分布式N+掺杂板区段48以及多晶 硅54之间，且分布式N+掺杂板区段48可以包括栅极氧化层52，其中， 可以提供多晶硅54作为离子注入时的硬质掩模。栅极50使得分布式N+ 掺杂板区段48可以有效地集体操作，以作为图2所形成的多个双载子结 晶体管结构的单一射极。

场氧化层60(FOXs)可以设置于分布式N+掺杂板区段48的末端以及 P+掺杂板62的末端之间，且P+掺杂板62对应于双载子结晶体管的基极， 其中P+掺杂板62可以设置于分布式N+掺杂板区段48的两侧。场氧化层 64亦可以设置于基极的P+掺杂板62以及N+掺杂板66之间，N+掺杂板 66联系双载子结晶体管的集极。如图2所示，多个晶体管68(在此实施例 中提供6个晶体管)可以有效地形成于所述的结构。因此，于静电放电事件 期间，应力将分布于有效地形成的多个晶体管68，可以耗散静电放电的电 流使得造成结构损害的可能性降低。额外的偏压可以提供于栅极50(或者 于基极)，以提早开启本发明的实施例，使得静电放电的电流可以更有效 地被耗散。

N+埋藏层42的材料可以为N型外延层(N-epi)、N型深阱(deep N-type  well)、或者多个叠层的N+埋藏层(stacked N+buried layers)。P型阱46可 以与P型阱以及P+埋藏层或者P型注入(P-implant)叠层。在某些情况 时，N型阱44也可以为N型注入(N-implant)。

图3绘示依照本发明一实施例的布局的俯视图，此实施例提供相对较 小尺寸且低电压的结构，且此结构相似于图2的结构。在图3中，一集极 区域100被设置于此结构的外围部分。集极区域100可以环绕此结构延伸， 且集极区域100与基极区域110间隔一氧化区域(此氧化区域例如是图2 的场氧化层64)。基极区域110可以延伸于此结构的一部分，此部分是栅 极区域120及射极区域130形成的位置。此外，在某些情况下，基极区域 110可以与集极区域100具有共同的中心。

栅极区域120以及射极区域130可以设置于基极区域110所定义出的 边界之内，并通过氧化区域与基极区域110分隔，此氧化区域例如是图2 的场氧化层60。如图3所示，栅极区域120以及射极区域130可以彼此接 近地设置，且栅极区域120的多个部分实质上平行地延伸于射极区域130 的多个部分，且将射极区域130许多部分分隔成一些区段(例如：形成如 图2的分布式N+掺杂板区段48)。

图4绘示依照本发明另一实施例的布局的俯视图，此实施例提供相对 较小尺寸且低电压的结构，且此结构相似于图2的结构。在图4中，集极 区域200设置于此结构的外围部分且延伸于此结构的周围，且集极区域 200通过氧化区域与基极区域210间隔(氧化区域例如是图2的场氧化层 64)。基极区域210可以延伸于结构的一部分，此部分是栅极区域220及 射极区域230形成的位置。此外，在某些例子下，基极区域210可以与集 极区域200具有共同的中心。

栅极区域220以及射极区域230可以设置于基极区域210所定义出的 边界之内，并且可通过氧化区域而与基极区域110分隔(氧化区域例如是 图2的场氧化层60)。栅极区域220可以包括一外缘，此外缘与集极区域 200具有共同的中心。在某些例子下，栅极区域220以及射极区域230可 以彼此接近地设置，如图4所示，且栅极区域220的多个部分彼此垂直地 延伸(例如，栅极区域220的某些部分以水平方向延伸，而某些部分以垂 直方向延伸)，且射极区域230的多个部分是填满栅极结构220垂直延伸 的多个部分之间的空隙，以定义出网格状结构。此时，射极区域120可以 被划分成由多个行与列(在此实施例中提供一个5乘5的结构)的区段(例 如，形成如图2的多个分布式N+掺杂板区段48)所组成的一网格。

尽管图3及图4所定义的集极区域、基极区域、栅极区域、以及射极 区域的形状为直线形状(或者在某些情况下甚至为方形或矩形)，但一些 其它的实施例中，上述区域亦可以改用其它形状来实施。举例来说，图5 绘示依照本发明另一实施例的布局的俯视图，此实施例提供相似于图2而 较小尺寸且低电压的结构。在图5中，一集极区域300设置于此结构的外 围部分且延伸于此结构的周围，且集极区域300通过氧化区域而与基极区 域310间隔(氧化区域例如是对应到图2的场氧化层64)。基极区域310 可以延伸围绕于此结构的一部分，且栅极区域320以及射极区域330形成 于此部分之中。集极区域300、基极区域310、栅极区域320、以及射极区 域330各为一圆形，且在此实施例中所有的圆皆具有共同的中心。

栅极区域320以及射极区域330可以设置于基极区域310所定义出的 边界之内，通过氧化区域可以将栅极区域320以及射极区域330与基极区 域310间隔，(氧化区域例如是图2的场氧化层60)。栅极区域320以及射 极区域330各可以包括多个交替的圆形部分，使得射极区域330的各个圆 形(或环形)部分与射极区域330的下一个圆形(或环形)部分，可以通 过栅极区域320的各个圆形(或环形)部分分隔，而形成射极区域的多个 分开的环，此些分开的环相当于图2的多个分布式N+掺杂板区段48。

图6绘示依照本发明另一实施例的结构的俯视图，此实施例的结构相 似于图5的结构，两者之间的差别在于图6的栅极区域340非环形。举例 来说，在图6中，栅极区域340包括多个圆形部分以及数条平分线350， 圆形部分的形状和设置相似于图5的栅极区域320的多个环形结构。于此， 图6的射极区域360的多个圆形部分的结构大致上相同于图5的射极区域 330的多个环形结构，图6的射极区域360的多个圆形部分更被数条平分 线350以通过结构中心的方式划分，且各个划分的部分实质上彼此具有相 同角度的圆心角。平分线350更将射极区域360划分成为许多部分(此些 部分相当于图2的多个分布式N+掺杂板区段48)。

图7绘示一图表以示通过一实验以比较传统的双载子结晶体管(BJT) 与一实施例针对元件间距(cell pitch)、维持电压(holding voltage)、弱化的 漏电流(soft fail current leakage)、以及次击穿触发电流(second breakdown  trigger current)的比较结果。如图7的表格所示，此实施例的实验数据中， 减少了40％的元件间距，同时提升了20％的维持电压、58％的弱化的漏 电流、以及25％的次击穿触发电流。

由此可知，本发明的实施例提供一种相对较小尺寸且低电压的结构， 作为高电压的静电放电防护。此外，本发明的实施例可以使用标准BCD 工艺，不需要使用额外的掩模步骤。本发明的实施例也可以使用不同的高 电压BCD工艺，通过N+埋藏层或N型阱的制造流程，以相同的工艺步骤 提供不同的静电防护的操作电压。因此，提供相对较小尺寸且低电压的 MOS结构的高电压静电防护，且此些高电压静电防护通常是用于容易发 生静电放电事件的高电压设定的装置。本发明的一些实施例亦可以使用于 一般的直流电路的运作。

综上所述，虽然本发明已以实施例揭露如上，然其并非用以限定本发 明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范 围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权 利要求范围所界定的为准。