检测位错误率的电路与系统以及检测抖动容忍度的方法

摘要

本发明提供一种检测位错误率的电路与系统以及检测抖动容忍度的方法。检测位错误率的电路包含抖动调变电路、多相位时脉产生器以及相位选择区块。检测位错误率的系统包含传送器、接收器、数据比较器以及抖动调变器电路。在检测抖动容忍度的方法中，首先产生具有不同相位差的多个信号。接着，根据由有限状态机所给定的选择信号来从这些信号中选择出调变时脉信号。然后，透过数据闩锁器来传输数据信号，以修正一数据信号来产生一调变数据信号，其中该数据闩锁器是以调变时脉信号来对该数据信号计时。接着，比较调变数据信号和数据信号。

说明书

技术领域

本发明一般是有关于一种检测位错误率的电路与系统以及检测抖动容忍 度的方法，特别是有关于一种应用于集成电路装置的检测位错误率电路与系统 以及检测抖动容忍度方法。

背景技术

在现代的集成电路中，数据率(Data Rate)可达到每秒5千兆(Giga)位以上。 对一些产品而言，例如与快速外围构件互连(Peripheral Component Interconnect  Express；PCI Express)标准兼容的产品，当以这些数据率来进行工作时，信号 抖动(Jitter)会变成明显的问题，而对于其它产品而言也一样会变成明显的问 题。很多的标准使用位错误率(Bit Error Rate；BER)来规范信号抖动的测试以 及设定信号抖动的标准。更具体而言，信号抖动容许度可通过量测BER来评 估。在PCI Express中，例如具有10^-12阶的典型BER是可接受的。惯例上， 量测BER典型地需要特别设计的测试装备。

发明内容

本发明的一方面是在提供一种自我检测位错误率的电路与系统以及检测 抖动容忍度的方法，以提供各种不同相位偏差的抖动调变数据信号，并提供低 成本高效率的方式来检测抖动容忍度。

根据本发明的一实施例，此自我检测位错误率的电路包含抖动调变电路、 多相位时脉产生器以及相位选择区块。抖动调变电路具有第一信号输入端、第 一输出端以及第一控制输入端。第一信号输入端是用以承载数据信号。第一输 出端是用以产生调变数据信号。第一控制输入端是用以接收来自多相位时脉产 生器的调变信号。多相位时脉产生器具有用以接收来自相位选择区块的控制信 号的第二控制输入端、多个第二信号输入端以及耦接至抖动调变电路的第一控 制输入端的第二输出端。相位选择区块具有基于数值计算器的有限状态机以及 控制信号输出端。此控制信号输出端是耦接至该多相位时脉产生器的该第二控 制输入端。

根据本发明的另一实施例，此检测抖动容忍度的方法是通过使用内建自我 检测位错误率电路来进行。在此检测抖动容忍度的方法中，首先产生具有不同 相位差的多个信号。接着，根据由有限状态机所给定的选择信号来从这些信号 中选择出调变时脉信号。然后，透过数据闩锁器来传输数据信号，以修正一数 据信号来产生一调变数据信号，其中该数据闩锁器是以调变时脉信号来对该数 据信号计时。接着，比较调变数据信号和数据信号。

根据本发明的又一实施例，此检测抖动容忍度的系统包含传送器、接收器、 数据比较器以及抖动调变器电路。传送器是设置来作为输入/输出级以接收调 变数据信号，并设置来利用传输媒介送出调变数据信号至接收器。接收器是设 置来送出调变数据信号至数据比较器。数据比较器是设置来比较调变数据信号 和原始信号。抖动调变器电路还包含一串数据闩锁器、多相位时脉产生器以及 相位选择区块。多相位时脉产生器是用以接收相位选择区块所输入的控制信 号，且具有耦接至数据闩锁器串的时脉输入端的输出端。该相位选择区块具有 基于数值计算器的有限状态机、耦接至系统时脉的输入端以及第一输出端，其 中第一输出端是耦接至多相位时脉产生器的控制信号输入端。

本发明可以提供各种不同相位偏差的抖动调变数据信号，并提供低成本高 效率的方式来检测抖动容忍度。

附图说明

为让本发明的上述和其它目的、特征、和优点能更明显易懂，上文特举一 较佳实施例，并配合所附附图，作详细说明如下：

图1是绘示内建自我检测位错误率的检测器的高阶视图；

图2是绘示图1的内建自我检测位错误率的检测器的方块图；

图3是绘示正弦抖动调变的时序图；

图4是绘示与正弦波的振幅成比例的相位偏差；

图5是绘示抖动调变单元的方块图；

图6是绘示相位内插器的方块图、输入信号的相应波形图以及此相位内插 器的输出信号；

图7是绘示图6的相位内插器的详细电路图；

图8是绘示延迟链的方块图、输入信号的相应波形时序图以及此延迟链的 输出信号；

图9是绘示图5的相位选择有限状态机单元的详细电路图、基于延迟链的 多相位时脉产生器以及基于相位内插器的多相位时脉产生器；

图10是绘示包含图9的时脉、D1、Q1、D2以及Q2的波形图；

图11是绘示图10的两位有限状态机的状态转换；

图12是绘示图11的两位有限状态机的时序图；

图13是绘示N位有限状态机、N相位延迟链以及N相位内插器的详细电 路图。

【主要组件符号说明】

具体实施方式

本发明的较佳实施例的制作和使用是详述如下。然而，可理解的是，本发 明提供许多可应用的发明概念，这些发明概念可实于广泛种类的特定内容。在 此讨论的实施例仅为实行和使用本发明的特定方法的揭示，并不限制本发明的 范围。

本发明将以有关于一具体内容的较佳实施例的来描述，此具体内容称为内 建自我检测位错误率。然而，本发明亦可应用于对此处所揭露的半导体装置展 现出类似特性的其它电子装置。对此领域中有经验的技术人员而言，本发明可 被应用及延伸而不脱离本发明的范围。

图1是绘示根据第一实施例的内建自我检测位错误率的检测器100的高阶 视图。在图1中，输入数据信号被送至测试图案产生器110，测试图案产生器 110包含图2所示的抖动调变器单元210以及包含用以提供通道的一路径，此 路径是提供数据信号到达数据比较器120的通道。从测试图案产生器110而来 的抖动修改信号是透过传送器电路130和接收器电路140来被送至数据比较器 120的另一输入端。比较器120比较此两输入，并于错误率超过BER限制时 送出内建自我检测旗标(BIST Flag)。

接着请参照图2，其是绘示第一实施例。位于集成电路装置200中的新颖 内建自我检测BER电路是在此揭露。首先，集成电路装置200包含抖动调变 器单元210。抖动调变器单元210根据数据输入信号214来产生调变输出信号 218。调变输出信号218是由数据输入信号214修改而来，且此修改是通过使 调变输出信号218经过抖动调变器单元210来进行。其次，集成电路装置200 亦包含传送器电路130。传送器电路130是接收调变输出信号218且在功能上 是做一为输入/输出(I/O)级，以将调变输出信号放大为适当大小的信号。传送 器电路130是利用传送媒介来耦接至接收器电路140。接收器电路140在功能 上是作为缓冲级，以将大信号转换成小信号244。小信号244被馈入时脉数据 回复(Clock Data Recovery；CDR)单元250以及决定电路260。CDR单元250 是用来从小信号244中萃取(Extract)时脉或计时信息，如此由被萃取的时脉所 驱动的决定电路260可对小信号244所包含的数据重新定时(Retime)并使脉冲 方形化(Square Up)，其中当数据经过传输媒介后，其脉冲会具有钝化的前缘 (Leading Edge)和后缘(Trailing Edge)。数据比较器单元120是比较数据输入信 号214和从决定电路260而来的输出信号264，并于数据比较器120决定出有 无法接受的错误发生时来送出内建自我检测旗标224，其中数据比较器120是 根据抖动调变器单元210所造成的传输数据修改来决定错误发生。本案所描述 的实施例的有益特征为整个内建自我检测电路被包含于集成电路中。

请参照图3，时序图302是绘示稳定的时脉，而时序图304是绘示抖动调 变时脉，其中此两时序图皆以时间域来绘示。抖动调变时脉是周期性地针对稳 定参考时脉302来偏移。以虚线来表示的时域相位差是清楚地绘示出抖动时脉 304与稳定时脉的偏差。在每一周期中，抖动时脉304和稳定时脉302间的峰 值偏差是与正弦抖动调变波形306的振幅成比例来变化，而稳定时脉的相位是 直接与时间成比例。换句话说，稳定时脉的相位和时间是以此方式来变化，如 此它们会具有一固定比值。相对地，抖动调变时脉的相位是以稳定时脉线为基 准来偏移。相位的偏移是构成以曲线360所示的正弦包络线(Envelope)。图4 是绘示如本案所揭露的实施例所包含的正弦相位调变的范例。

在图4中，水平轴为时间。垂直轴代表相位偏差。在本图中，相位偏差是 与正弦波的振幅成比例来变化。例如，当正弦相位调变波形达到它的正峰值时， 时域上的相应相位偏差为3ΔT，其中ΔT代表时域中的时间间隔。同样地， 当参考正弦波形达到它的负峰值时，抖动调变时脉与稳定时脉间的相位偏差为 -3ΔT。类似地，当正弦波形跨过图形中值为零的线时，不会有相位偏差。

请参照图5，图2所绘示的抖动调变器单元210被绘示得更为详细。抖动 调变器单元210包含第一数据闩锁器510，第一数据闩锁器510具有信号输入 端、输出端以及时脉输入端，其中信号输入端是用以接收数据信号214、时脉 输入端是用以接收从系统时脉574而来的时脉信号，而输出端是输出信号 DATA1。抖动调变器单元210也包含第二数据闩锁器520，第二数据闩锁器 520具有信号输入端、输出端以及时脉输入端，信号输入端是用以接收从第一 数据闩锁器510的输出端而来的数据DATA1，时脉输入端是用以接收从系统 时脉574而来的时脉信号，时脉输入端是用以接收从多任务器540而来的时脉 信号CLK2，而输出端是用以产生相位调变输出信号DATA2。

当从多任务器540而来的时脉信号CLK2与系统时脉574之间具有180 度的相位偏差时，相位调变输出信号DATA2与第二数据闩锁器520的输入信 号DATA1之间具有180度的相位偏差。此情况会发生于当DLC信号具有“1” 的逻辑状态时，其中逻辑状态“1”是指出系统处于抖动容忍度检测中。另一方 面，当DLC信号具有“0”的逻辑状态时，系统则处于正常操作中，而多任务器 540选择系统时脉574并送出系统时脉574至D型正反器(D Flip-Flop；DFF)520 的时脉输入端。因此，因为从多任务器540而来的时脉信号CLK2是与系统时 脉574同相，所以输出信号DATA2是与输入信号DATA1同相。

抖动调变器单元210还包含第三数据闩锁器530，第三数据闩锁器530具 有信号输入端、输出端以及时脉输入端，信号输入端是用以接收从第二数据闩 锁器520的输出端而来的数据DATA2，时脉输入端是用以接收相位偏移时脉 信号568，相位偏移时脉信号568的相位是被多相位时脉产生器560所调变。 第三数据闩锁器530是产生相位调变输出信号218，其中相位调变输出信号218 是与第三数据闩锁器530的相位偏移时脉568。

多任务器540具有两个数据输入端和一控制输入端。多任务器的第一数据 输入端是直接接收系统时脉574。多任务器的第二数据输入端是接收一时脉， 此时脉与系统时脉574间有180度的相位差。控制输入端是从系统接收数据闩 锁控制信号DLC。如上所述，DLC的逻辑状态是指出系统是否处于抖动容忍 度测试中。多任务器540是根据数据闩锁控制信号DLC的状态来选择第一输 入信号(系统时脉574)或第二输入信号(180度相位偏移时脉)，并转移所选择的 输入信号至输出端来作为信号CLK2。如上所述，CLK2是耦接至第二闩锁器 520的时脉输入端。

抖动调变器单元210还包含锁相回路(Phase-Locked Loop；PLL)环式震荡 器570，PLL震荡器570具有5个门，其是连接成链状，其中最后一个门的输 出被回馈到第一个门的输入。从PLL环式震荡器的两个门的输出是耦接至多 相位时脉产生器，而从PLL环式震荡器的最后一个门的输出是用来做为系统 时脉574。本领域具有通常知识者可理解PLL仅为产生时脉信号的一种方式而 已，而且其它可供选择实施的PLL也可被采用(例如采用不同数量的门和分接 头(Tap))，再者其它的电路(例如电压控制震荡器、延迟锁相回路等)也可被采 用来达成此功能。

多相位时脉产生器560具有两个输入端、一输出端以及控制信号输入端， 此两输入端是用以接收从PLL环式震荡器570而来的两时脉信号，控制信号 输入端是用以接收从相位选择区块550而来的控制信号SEL，输出端是耦接至 第三数据闩锁器530的时脉输入端。抖动调变器单元还包含相位选择区块550， 此相位选择区块具有用以接收系统时脉574的输入端以及输出SEL的输出端。 输出SEL的输出端是耦接至多相位时脉产生器560的控制信号输入端。

多种技术可用来建构多相位时脉产生器。图6是提供一方块图来具体地解 说多相位时脉产生器560的操作，此多相位时脉产生器560可称为基于相位内 插器的多相位时脉产生器。在图6中，Clock I 610和Clock Q 620代表多相位 时脉产生器560的两输入信号。如上述说明，调变的时脉568为相位混合信号 的结果。相位内插器640可具有许多串接的相位选择级：级I、级II、级III... 级N。第一相位内插器级(级I)设定相位混合信号PB至两输入信号间的中点 (Midpoint)(在本例中为Clock I 610和Clock Q 620)。根据图5的控制信号SEL， 输入信号的一者(在本例中为Clock Q 620)与相位混合信号PB被选择并输出至 下一相位内插器级。第二级(级II)重复与第一级相同的相位混合和选择流程。 经过多个级后，相位内插器可将输出时脉568设定至输入Clock I 610和输入 Clock Q 620之间的中间点(Intermediate Point)。也就是说，在时间域中，调变 的区块56具有位于Clock I 610和Clock Q 620的上升缘间的上升缘。在图6 中，650为详细的时序图，其是绘示Clock I 610、Clock Q 620和调变时脉568 之间的关系。

接着请参照图7，其是绘示图6的相位内插器的第一级的详细方块图，以 解说相位混合的流程。第二和其它接续的级具有与第一级相同的架构，即便它 们没有在此被具体详细地被绘示出。第一级包含反相器780、790、740、750、 760和770。第一级亦包含缓冲器710、720、730、多任务器795以及从图5 的相位选择区块550送来的选择信号SEL。

反相器780、790是分别反相从图5的PLL环式震荡器570送来的输入信 号Clock Q和Clock I。反相器780送出它的输出信号至下游(Downstream)的反 相器740和750。同样地，反相器790送出它的输出信号至下游的反相器760 和770。反相器740和770的输出是分别与输入信号Clock I和Clock Q同相。 通过将反相器750和760的两输出端连结在一起，可将反相器750和760的两 输出混合在一起。如此，反相器750和760是构成相位混合器并产生相位偏移 信号2A2，此相位偏移信号具有位于其它两输出信号2A1和2A3间的中间相 位。缓冲器270调整相位混合信号2A2的形状来输出具有锐利上升缘的干净 方波信号。缓冲器710和730两者是用以创造故意的延迟来匹配由缓冲器720 所造成的延迟，如此所有的三个输出信号3A1、3A2和3A3具有相同的传递 延迟。相位内插器理想上是将输出3A2设定至输出3A1和3A3的中点。多任 务器795将相位偏移信号3A2转移至它输出端的一者上，其中此信号被称为 4A2，以指出此信号为下一级的输入信号。再者，多任务器795是根据选择信 号SEL_1来选择从缓冲器710和730而来的两输出信号中的一者，借此产生 输出信号4A1。在这个例子中，3A1被选择并转移至多任务器795的输出端， 而被称为4A1。

两输出信号4A1和4A2从多任务器795而来的两输出信号4A1和4A2被 送出至下一相位内插器级，在下一相位内插器中，同样的电路架构是重复相同 的相位混合流程并根据选择信号SEL_2来选择两输出信号。通过给予适当的 控制信号至每个级，在重多次此相位混合排程后，相位内插器可产生调变信号， 此调变信号具有落在两原本输入信号Clock I和Clock Q之间任何一点上的相 位。在最后一级中，只有一个信号被选择来回馈至图5的第三数据闩锁器510 的时脉输入端。

在上述的实施例中，多相位时脉产生器560是通过使用图7的相位内插器 来建立。另外，图8是绘示使用延迟链(Delay Chain)来产生多相位时脉信号的 范例。在图8中，延迟链包含5个缓冲器810、820、830、840以及850，而 这5个缓冲器是分别输出信号s2、s3、s4、s5、s6以及s1。每一缓冲器会增加 关于输入信号的传递延迟至它的输出信号上。如时序图所绘示，第一延迟单元 810是将输入信号延迟一段延迟时间。同样地，其它的延迟单元具有与第一延 迟单元810相同的架构且分别将它们的输入信号延迟另一段延迟时间。通过使 用此延迟链，具有不同相位的多个信号可通过在延迟链中各个不同的点进行分 接(Taping Off)来产生。多相位时脉产生器可根据选择信号来产生与输入信号 有一相位差的调变信号，并将此调变信号送至图5的第三数据闩锁器510的时 脉输入端。本领域具有通常知识者可理解图8所绘示的延迟链仅为一实施例， 其它用来建构延迟链的架构，例如包含不同数量的延迟组件和分接位置，亦可 被采用。

请参照图9，其是绘示图5的相位选择区块550的方块图。在绘示的实施 例中，相位选择区块550是被设置来作为有限状态机(Finite-State-Machine)。 有限状态机的输出SEL被用来当作多重相位时脉产生器560的选择信号。多 重相位时脉产生器560可通过延迟链960来建立。另外，相位内插器970可被 用来产生多重相位时脉信号。在本实施例中，相位选择区块550包含D型正 反器910、“与”门(AND Gate)920、D型正反器930、“与非”门(NAND Gate)940 以及时脉除法器950。图5所示的系统时脉信号574是由时脉除法器950所接 收，时脉除法器950是将系统时脉信号574除以N而从快的系统时脉来产生 慢的时脉信号CLK_D。时脉除法器950的输出是用来当做D型正反器910和 D型正反器930的时脉信号。“与非”门940具有用来接收重置信号(RESET)的 一输入端以及用来接收信号Q2的另一输入端，其中信号Q2是来自D型正反 器910的输出端。D型正反器930的数据输入端是耦接至“与非”门940的输出 端。“与”门920具有用来接收RESET信号的一输入端以及用来接收信号Q1 的另一输入端，其中信号Q1是来自D型正反器930的输出端。“与”门920的 输出被送至D型正反器910的数据输入端。

D型正反器910和930以及逻辑门920和940是做为有限状态机。有限状 态机包含两个结合性的逻辑组件，例如门和顺序组件(Sequential Element)，如 正反器。因为D型正反器在设计上相当简易，所以D型正反器被选择采用。 D型正反器的真值表为本领域人员所熟知。根据D型正反器的操作真值表，D 型正反器的输入在它的时脉上缘期间被转移到它的输出端。其它架构的顺序组 件也在本发明的考虑范围内，如其它架构和类型的组合逻辑(Combinational  Logic)。图10给出一个例子来图解此状态机的基础操作。

接着请参照图10，D型正反器910和930的输出是根据CLK_D的上升缘 以一短暂的延迟来改变它们个别的逻辑状态。逻辑门920和940是分别作为缓 冲器和反相器来工作。“与”门920的输出是与D型正反器930的输出同相。“与 非”门940的输出与D型正反器910的输出间有180度的相位偏差。

图10是提供由图9的有限状态机所产生的循环码(Cyclic Code)的范例。 假设循环码从“00”开始。也就是说，两个D型正反器910和930的输出(Q2和 Q1)是处于初始值“0”。如此，D型正反器930的数据输入(D1)为逻辑高准位， 此是因为“与非”门940具有反相器的功能；D型正反器910的数据输入(D2)为 逻辑低准位，此是因为“与”门920具有缓冲器的功能。此是对应至图10的时 间区段“1”。当时脉CLK_D的下一上升缘发生时，在短暂的延迟内，D型正反 器930根据D型正反器的操作真值表来闩锁住逻辑高准位状态。类似地，D 型正反器910闩锁住逻辑低准位状态。D型正反器930的输出(Q1)和D型正反 器910的输出(Q2)是分别维持为高和低，直到CLK_D的下一个上升缘发生为 止。同时，根据在正反器930和910的输出端上的逻辑状态的变更，D型正反 器930的数据输入(D1)是接收来自D型正反器910的被反相的逻辑高准位。类 似地，D型正反器910的数据输入(D2)是透过“与”门920来接收来自D型正反 器930的输出的逻辑高准位。在短暂的时间中，在第一个上升缘过后，D1、 Q1、D2和Q2的逻辑状态是分别为高、高、高和低。此是对应至图10的时间 区段“2”。根据D型正反器的操作真值表，在四个时脉周期过后，D1、Q1、 D2和Q2的逻辑状态是与第一个CLK_D时脉的初始逻辑状态相同。因此，正 反器930、“与”门920、正反器910以及“与非”门940构成循环码产生器，其 是绘示于图11中。

在图11中，状态机示意图是用来概述图10的Q1和Q2的状态转换。如 果使用数值计算器(Counter)来计算正反器910和930逻辑状态的数值，数值计 算器的初始值为“00”，其可反应出正反器930和910在第一个时脉周期中的 逻辑状态。数值计算器是从“00”开始并计算“01”、“10”以及“11”，然后回到“00”， 接着再重复。包含这四个节点的状态转换示意图是绘示于图11中。如图9所 示，SEL(Q2)，被送到相位内插器970或延迟链960的控制输入端来从多个信 号中选择出一信号。根据数值计算器的每一个逻辑状态，不同的相位偏差被加 入至数据信号。例如，在如图9所示的两位有限状态机中，有四个不同的可用 逻辑状态，名为“00”、”01”、”11”和“10”。如图11所示，每一逻辑状态是对 应至抖动调变波形1110中所示的不同相位偏差。

图12是绘示两位有限状态机的时序图。在此范例中，有两个输入信号 Clock I 1220和Clock Q 1230。他们可从延迟链或相位内插器的输出被分接出 来。在这个范例中，Clock I 1220和Clock Q 1230之间的相位偏移为3ΔT。当 信号SEL的逻辑状态为“0”时，多任务器1210选择出Clock I 1220。同样地， 当信号SEL为“1”时，多任务器1210选择出Clock Q 1230。调变时脉1240表 示基于此两位有限状态机的抖动调变。在图11的数值计算器的一个时间区段 中，数值计算器是从“00”开始并计算“01”、“10”以及“11”，然后回到“00”，接 着再重复。对应的信号SEL从“0”变成“0”、“1”和“1”，然后回到“0”，接着再 重复。如图12所示，调变时脉1240的相位偏移是从0变化至3ΔT、0和-3 ΔT，然后回到0，接着再重复。在一个周期中的相位偏移是形成正弦包络线。

图11是绘示基于两位有限状态机的简单抖动调变控制信号。在图3中， 正弦曲线306表示在一个正弦周期中有更多的相位偏移步骤。如果需要这样 做，本领域技术人员可理解到通过采用具有多级的相位内插器可达到此目的。 如上所述，多级相位内插器可产生一相位偏移，此相位偏移是位于两输入信号 间的任一中间点。如图6所示，具有多级的相位内插器640需要多重控制信号。 多重控制信号可通过使用多位有限状态机来产生。

图13是绘示N位有限状态机1310、N相位的延迟链1320以及N相位的 相位内插器1330的详细电路图。N位有限状态机1310包含N个D型正反器。 此N个正反器的输出是形成一组控制信号。从左到右，控制信号可称为Bit[0]、 Bit[1]、...、Bit[N-1]。在实施例中，来自n位有限状态机1310的控制信号是 被施加至N相位延迟链1320。根据施加于N相位延迟链的控制信号，信号被 选择并转移至输出端来做为调变时脉。在另一实施例中，控制信号(Bit[0]、 Bit[1]、...、Bit[N-1])被施加至N相位的相位内插器1330。调变时脉是根据由 N位有限状态机1310产生的控制信号来选择。通过应用上述的原理，内建的 抖动调变电路不仅提供低成本高效率的方式来检测抖动容忍度，更可达到具有 各种不同相位偏差的抖动调变数据信号。

本发明是提供一种方法与装置来测量半导体装置的抖动容忍度。内建的抖 动调变单元可产生抖动信号而不需要外部的测试设备，且通过控制D型正反 器的各种变化形的时脉输出，此抖动信号可用来改变数据信号。被抖动污染的 数据信号被反馈至比较单元，其中它会与原来的数据信号进行比较，然后比较 单元发送指出半导体装置的抖动容忍度的BIST旗号。如此，本发明是提供一 种低成本高效益的抖动容忍度测试方案。

虽然本发明与其优点已具体详述，但应可了解的是，在不脱离本发明后附 的申请专利范围的精神和范围内，当可作各种的更动与润饰。例如，以上讨论 的多个特征和功能可用软件、硬件或韧体或其组合来完成。如同另一范例，本 技术领域中具有通常知识者可变化此范例，但仍处在本发明的范围中。

此外，本申请案的范围并非限制在说明书所描述的制程、机械、制造、物 质成分、手段、方法以及步骤的特定实施例中。任何在此技术领域中具有通常 知识者，将可轻易从本发明的揭露中了解到，现存或日后所发展出的可与上述 的对应的实施例执行实质相同的功能、或达到实质相同的结果的制程、机械、 制造、物质成分、手段、方法或步骤，可依据本发明来加以应用。因此，所附 的申请专利范围是用以将这类制程、机械、制造、物质成分、手段、方法或步 骤涵括在其范围内。