含背照式图像感测元件的装置及图像感测元件的制造方法

摘要

本发明公开了一种含背照式图像感测元件的装置及图像感测元件的制造方法，该图像感测元件包含基底，具有正面以及相对于正面的背面，图像感测元件也包含形成于基底内的辐射检测元件，辐射检测元件用于检测经由背面进入基底的辐射波，图像感测元件还包含深沟槽隔绝特征，其设置邻接辐射检测元件，图像感测元件还包含掺杂层，其以顺应性的方式至少部分地围绕深沟槽隔绝特征。本发明的优点之一为降低图像感测元件内的串音干扰。

说明书

技术领域

本发明涉及一种图像感测元件，特别是涉及背照式图像感测元件及其制 造方法。

背景技术

半导体图像感测器是用于感测光线，互补式金属氧化物半导体图像感测 器(complementary metal-oxide semiconductor(CMOS)image sensors；简称CIS) 与电荷耦合元件(charge-coupled device；简称CCD)感测器广泛地使用在各种 应用中，例如数码相机(digital still camera)或手机相机(mobile phone camera) 的应用中，这些元件利用基底内的像素阵列，包含光电二极管(photodiodes) 以及晶体管，其可以吸收朝向基底投射的辐射，并将感测到的辐射转化成电 子信号。

背照式图像(back side illuminated；BSI)感测元件是图像感测元件中的一 种类型，当晶体管元件的尺寸随着每个技术世代而缩减时，现行的BSI图像 感测元件会遭遇关于串音干扰(cross-talk)与大量出现(blooming)的问题，这些 问题可能是因为在BSI图像感测器相邻的像素之间没有充分的隔绝而造成。

因此，即使现行BSI图像感测元件的制造方法通常已经能够满足预期的 目的需求，但是这些方法还是无法完全地符合每个方面的要求。

发明内容

为克服现有技术的缺陷，此公开的一较广的形式包含一装置，其含有背 照式图像感测元件，此图像感测元件包含基底，具有正面及背面；此图像感 测元件包含形成于基底内的辐射检测元件，辐射检测元件用于检测经由背面 进入基底的辐射波；此图像感测元件也包含隔绝结构，其形成于基底内且邻 接辐射检测元件，此隔绝结构包含深沟槽隔绝元件与掺杂沟槽衬垫，掺杂沟 槽衬垫至少部分地围绕深沟槽隔绝元件。

此公开的另一较广的形式包含一背照式图像感测元件，其包含基底，具 有正面及相对于正面的背面；此图像感测元件也包含设置于基底内的辐射检 测区，辐射检测区用于检测经由背面朝向辐射检测区投射的辐射；此图像感 测元件还包含深沟槽隔绝特征，其设置邻接辐射检测区设置；此图像感测元 件也包含掺杂层，其以顺应性的方式至少部分地围绕深沟槽隔绝特征。

此公开的另一较广的形式包含图像感测元件的制造方法，此方法包含在 基底内形成隔绝结构，此隔绝结构具有深沟槽隔绝元件与掺杂沟槽衬垫，掺 杂沟槽衬垫至少部分地围绕深沟槽隔绝元件；此方法还包含在基底内形成辐 射检测元件，辐射检测元件邻接隔绝结构形成。

本发明实施例的优点之一为降低图像感测元件内的串音干扰。

为了让本发明的上述目的、特征、及优点能更明显易懂，以下配合附图， 作详细说明如下。

附图说明

图1为依据此公开的各种概念，图像感测元件的制造方法的流程图。

图2至图7为依据图1的方法的一实施例，图像感测元件的各制造阶段 的片段剖面示意图。

图8至图12为依据图1的方法的各种其他实施例，个别图像感测元件 的一制造阶段的片段剖面示意图。

【主要附图标记说明】

11～方法；                 13、15、17～方法11的各步骤；

30A、30B、30C、30D、30E、30F～图像感测元件；

35～基底；                 40～基底正面；

45～基底背面；             50～基底的初始厚度；

60～像素阵列区；           70～周边区；

80～图案化的硬掩模层；     90、91～深沟槽；

95～深沟槽的深度；         100～等离子体扩散工艺；

110、111～掺杂沟槽衬垫；   130、131～深沟槽隔绝(DTI)特征；

140、330、331～浅沟槽隔绝(STI)特征；

145～浅沟槽隔绝特征的深度；150、151～隔绝结构；

160、161～辐射检测元件；   170、171、290、291～插梢植入层；

180～掺杂阱区；            190～浮动扩散节点；

200～栅极；                220、221～晶体管元件；

240～内连线结构；          250～缓冲层；

260～载体基板；            270～薄化工艺；

280～基底薄化后的厚度；    300～非晶硅层、再结晶硅层；

310～退火工艺；            320、321～接点/导通孔。

具体实施方式

以下公开提供许多不同的实施例或例子，用于实施本发明的不同特征， 以下描述的元件与排列的特定例子是用于简化此公开，其仅做为例子，并非 用于限定此公开。此外，在以下描述中，第一特征形成于第二特征之上或其 上可包含第一与第二特征直接接触的实施例，也可包含在第一与第二特征之 间形成额外的特征的实施例，因此第一与第二特征可能不会直接接触。各种 特征可以用不同的大小任意地绘制，以达到简明易懂与清楚的目的。

图1说明依据此公开的各种概念，制造背照式(BSI)图像感测元件的方法 11的流程图。参阅图1，方法11由区块13开始，在此提供一基底，其具有 正面及背面。方法11持续进行至区块15，在此在基底内形成隔绝结构，基 底包含深沟槽隔绝元件与掺杂沟槽衬垫，掺杂沟槽衬垫至少部分地围绕深沟 槽隔绝元件。方法11持续进行至区块17，在此在基底内形成辐射检测元件， 辐射检测元件用于检测从背面朝向辐射检测元件投射的辐射。可以理解的 是，也可以在区块13之前或区块17之后进行额外的工艺，或者在区块13、 15及17之间进行额外的工艺，以完成图像感测元件的制造。

图2至图7为依据图1的方法11的一实施例，在各种制造阶段中，BSI 图像感测元件30A的一部分的片段剖面示意图。可以理解的是，图2至图7 已经简化，以使得此公开的发明概念更容易理解。

参阅图2，图像感测元件30A包含基底35，也称为元件基底，基底35 为掺杂有P型掺杂物，例如为硼的硅基底，此时基底35为P型基底。另外， 基底35也可以是另一种合适的半导体材料，例如基底35可以是掺杂有N型 掺杂物，例如磷或砷的硅基底，此时基底35为N型基底。基底35可包含其 他元素半导体，例如锗与钻石；基底35可选择性地包含化合物半导体以及/ 或合金半导体；此外，基底35可包含外延层(epitaxial layer；epi layer)，其可 以形变(strained)而提升性能，并且基底35可包含在绝缘层上的硅(silicon on insulator；SOI)结构。

基底35具有正面40与背面45，正面40也可称为正表面，并且背面45 也可称为背表面。基底35的初始厚度50范围从约100μm至约3000μm，在 一实施例中，初始厚度50约为700μm。

基底35包含各种区域，可包含像素阵列(pixel-array)区、周边区、接合 垫区以及切割道区，为了达到简化的目地，在图2中只有显示一部分的像素 阵列区60(也称为像素区)以及周边区70，像素阵列区60为辐射检测像素的 阵列所形成的区域，周边区70为非辐射检测元件形成的区域，例如数字元 件或控制元件，在像素阵列区60与周边区70形成的元件将详细讨论如下。

接着，在基底35的正面40之上形成图案化的硬掩模层80，图案化的硬 掩模层80可通过以下步骤形成，首先使用熟知的沉积工艺，例如化学气相 沉积(CVD)工艺、物理气相沉积(PVD)工艺或原子层沉积(ALD)工艺，在正面 40之上形成硬掩模材料，接着以光刻工艺将硬掩模材料图案化，光刻工艺可 包含涂布光致抗蚀剂材料(未绘出)，以及各种曝光、显影、烘烤、剥除以及 蚀刻工艺，结果形成图案化的硬掩模层80。

图案化的硬掩模层80具有开口90和91在其中，这些开口90和91更 进一步地被蚀刻至基底35的像素阵列区60内，形成深沟槽90和91，例如 使用熟知的干蚀刻工艺，在蚀刻工艺期间使用图案化的硬掩模层80作为保 护掩模。深沟槽90和91的深度95的范围从约1μm至约3μm，深沟槽90 和91可具有大约为矩形、梯形、瘦长的椭圆形或其他合适的形状。

然后在深沟槽90和91上使用图案化的硬掩模层80作为保护掩模进行 等离子体扩散工艺100，等离子体扩散工艺100可包含等离子体浸没离子注 入(plasma-immersion ion implantation)，其可达到的掺杂深度范围从约至约且剂量范围从约1E10离子数/cm²至约1E14离子数/cm²。 等离子体扩散工艺100的结果形成分别围绕深沟槽90和91的掺杂沟槽衬垫 110和111，掺杂沟槽衬垫110-111实质上是通过基底35的掺杂部分围绕深 沟槽90和91而形成，其具有在等离子体扩散工艺中所使用的掺杂物。

等离子体扩散工艺100的结果是形成掺杂沟槽衬垫110-111，每个掺杂 沟槽衬垫具有大抵上均匀的掺杂轮廓，此均匀的掺杂轮廓表示在掺杂沟槽衬 垫110-111内的各种区域的掺杂浓度等级大抵上不会互相改变。例如，在靠 近正面40的掺杂沟槽衬垫110的一部分所测量到的掺杂浓度等级大约与靠 近背面45的掺杂沟槽衬垫110的一部分所测量到的掺杂浓度等级相同，此 特性部分来自等离子体扩散真的使掺杂物在所有方向均匀地扩散所造成的 结果，因此，此均匀的掺杂轮廓通常不是通过传统的植入工艺可达到，相较 于靠近深沟槽的侧壁，传统的植入工艺倾向于在靠近深沟槽90-91的底部(接 近背面45)产生较重的掺杂浓度。此外，每个掺杂沟槽衬垫110-111以顺应 性的方式围绕深沟槽90-91而形成，因此掺杂沟槽衬垫110和111分别至少 部分地围绕深沟槽90和91。

用于形成深沟槽90-91的工艺(例如蚀刻工艺)可能会在深沟槽的表面造 成缺陷(例如悬挂键(dangling bonds))，这些缺陷可能是物理性的缺陷或者是 电性的缺陷，且这些缺陷可捕捉载流子例如电子，被捕捉的载流子会产生漏 电流，漏电流对于图像感测器，例如图像感测元件30A而言是有问题的，例 如，当具有足够量的漏电流时，即使将图像感测元件30A放置在暗的环境中， 辐射检测元件(在此工艺阶段尚未形成)仍可能误以为检测到光线。另一种情 况为当其不应该检测到光线时(因为实际上没有光线)，图像感测元件30A可 能会检测光线，在此情况下，漏电流可称为暗电流，并且含有辐射检测元件 的像素可改变而称为白像素，暗电流与白像素是电性串音干扰的形式，并且 使图像感测元件30A的性能降低，因此是不希望产生的。

在此，掺杂沟槽衬垫110-111大抵上会封锁深沟槽90和91表面上的缺 陷，被封锁的缺陷无法自由地到处移动，因此较不会引起漏电流。因此，掺 杂沟槽衬垫110-111有助于消除暗电流或白像素的缺陷，因而降低电性的串 音干扰。

参阅图3，移除图案化的硬掩模层80(如图2所示)，并且在深沟槽 90-91(如图2所示)填充介电材料，分别形成深沟槽隔绝(deep trench isolation； 简称DTI)特征130-131(也称为DTI元件)。DTI特征可通过从正面40沉积介 电材料(例如氧化物或氮化物材料)至深沟槽90-91内，之后以化学机械研磨 (chemical-mechanical polishing；CMP)工艺移除在深沟槽外的介电材料而形 成。掺杂沟槽衬垫110以及DTI特征130可整体称为隔绝结构150。同样地， 掺杂沟槽衬垫111以及DTI特征131可整体称为另一隔绝结构151。

浅沟槽隔绝(shallow trench isolation；STI)特征140也可形成在基底35的 周边区70内，STI特征140可通过从正面40在基底35内蚀刻出浅开口，并 在开口内填充氧化物或氮化物材料而形成。STI特征140的深度145小于 1μm，且STI特征140可在DTI特征130-131形成之前或之后形成，并且可 在像素阵列区60与周边区70内形成多个其他的DTI特征与STI特征，为了 提供一例子并有助于后续的讨论，在此只绘出DTI特征110-111以及STI特 征140。

参阅图4，在基底35的像素阵列区60内形成辐射检测元件160和161(也 称为辐射检测区)，辐射检测元件161形成于隔绝结构150与151之间，辐射 检测元件160形成于隔绝结构150与另一隔绝结构(未绘出)之间，另一隔绝 结构在辐射检测元件的相对侧上。

辐射检测元件160-161通过在基底35上从正面40进行离子植入工艺而 形成，离子植入工艺在基底35植入一掺杂物，其具有与基底35相反的掺杂 极性。例如，在一实施例中，基底35为P型基底，则辐射检测元件160-161 以N型掺杂物进行掺杂。在另一实施例中，基底35为N型基底，则辐射检 测元件160-161以P型掺杂物进行掺杂。因此，辐射检测元件160-161的掺 杂极性与掺杂沟槽衬垫110-111的掺杂极性相反。

在图4所示的实施例中，辐射检测元件160-161邻接或靠近基底35的正 面40而形成。在另一实施例中，取决于设计需求与制造要求，辐射检测元 件160-161可进一步地远离正面40形成。辐射检测元件160-161的位置或地 点可通过调整形成这些辐射检测元件的植入工艺的植入能量等级而调整，例 如，较高的植入能量等级会造成较深的植入结果，其表示辐射检测元件 160-161进一步地远离正面40而形成；类似地，较小的植入能量等级会使得 辐射检测元件160-161接近正面40而形成。

辐射检测元件160-161可用于感测或检测经由基底35的背面45朝向辐 射检测元件160-161投射的辐射波，辐射检测元件160-161能够感测或检测 具有特定波长的辐射，特定波长可对应至不同颜色的光。在一实施例中，辐 射检测元件160-161包含光电二极管(photodiode)；在其他实施例中，辐射检 测元件160-161可包含其他类型的光电二极管、光电门(photogates)、重置晶 体管(reset transistors)、源极随耦器晶体管(source follower transistors)或传输晶 体管(transfer transistors)，为了达到简化附图的目的，辐射检测元件160-161 的详细结构并未绘出。

另外，插梢植入层(pinned implant layers)170和171分别形成在正面的辐 射检测元件160和161上方，每个插梢植入层170-171掺杂以一掺杂物，其 具有与掺杂沟槽衬垫110-111相同的掺杂极性(并因此与辐射检测元件160和 161的掺杂极性相反)。

如上所述，暗电流(dark current)与白像素(white pixel)形式的电性串音干 扰(cross-talk)可由沿着深沟槽90-91表面的缺陷引起，这些缺陷通过此实施 例中的掺杂沟槽衬垫110-111而消除，在图像感测元件30A的操作期间，当 来自辐射波的光子预计要被一个辐射检测元件(例如元件160)接收，但是却 被一个不预期的相邻辐射检测元件(例如元件161)接收时，可能也会发生光 学的串音干扰。在此，与插梢植入层170-171连接的隔绝结构150-151在相 邻的辐射检测元件之间提供足够的隔绝，因此大抵上除了降低电性串音干扰 之外，还降低了光学串音干扰。

再参阅图4，可形成掺杂阱区180邻接隔绝结构151，并在阱区内形成 浮动扩散节点(floating diffusion(FD)node)190，可在基底35的正面40之上 形成栅极200，栅极200可包含栅极介电层、栅极电极层以及形成于栅极侧 壁上的栅极间隙壁。同时，可在周边区70内，在STI特征140的每一侧上 形成晶体管元件220和221，每个晶体管元件220-221可包含栅极、源极以 及漏极，并且可形成于掺杂阱区内。晶体管元件220-221可包含需要保持光 学暗态的元件，这些元件可以是数字元件，例如特殊用途集成电路元件 (application-specific integrated circuit(ASIC)devices)或系统芯片元件 (system-on-chip(SOC)devices)。除了晶体管元件220-221，周边区70可进一 步包含参考像素(未绘出)，其是用于建立图像感测元件30A的光线强度的基 准线(baseline)。

参阅图5，在基底35的正面40之上形成内连线结构240，内连线结构 240包含多个图案化的介电层与导电层，其在各种掺杂特征、电路以及图像 感测元件30A的输入/输出之间提供内连接(例如导线)。内连线结构240包含 层间介电质(interlayer dielectric；ILD)以及多层内连线(multilayer interconnect； MLI)结构，其以ILD使得每个MLI结构与其他MLI结构分开并隔绝的型态 形成，MLI结构包含形成于基底35上的接点/导通孔以及金属线，为了达到 简化附图的目的，这些接点/导通孔以及金属线的详细结构并未在图5中绘 出。

在一例子中，MLI结构可包含导电材料，例如铝、铝/硅/铜合金、钛、 氮化钛、钨、多晶硅、金属硅化物或前述的组合，统称为铝内连线，铝内连 线可通过包含PVD、CVD或前述的组合的工艺形成。其他形成铝内连线的 制造技术可包含光刻工艺以及蚀刻，将导电材料图案化形成垂直的连接(接点 /导通孔)以及水平的连接(导线)。另外，可使用铜多层内连线形成金属图案， 铜内连线结构可包含铜、铜合金、钛、氮化钛、钽、氮化钽、钨、多晶硅、 金属硅化物或前述的组合，铜内连线可通过包含CVD、溅镀、电镀或其他合 适的工艺技术形成。

在内连线结构240上形成缓冲层250，在一实施例中，缓冲层250包含 介电材料，例如氧化硅，此外，缓冲层250可选择性地包含氮化硅。缓冲层 250可通过CVD、PVD或其他合适的技术形成，通过化学机械研磨(CMP) 工艺将缓冲层250平坦化，形成平滑的表面。

然后将载体基板260与缓冲层250接合，借此进行基底35背面45的工 艺。载体基板260通过分子力与缓冲层250接合，载体基板260可以与基底 35类似，且包含硅材料，此外，载体基板260可选择性地包含玻璃基板。载 体基板260为基底35正面40上形成的各种特征提供保护，载体基板260也 为基底35背面45进行的工艺提供机械强度与支撑，其将在下文中讨论。可 选择性地进行退火工艺提升接合强度，缓冲层250提供基底35与载体基板 260之间的电性隔绝。

之后进行薄化工艺270(也称为减薄工艺)，将基底35从背面45薄化。 在一实施例中，薄化工艺270包含CMP工艺，薄化工艺270也可包含钻石 刷磨(diamond scrubbing)工艺、研磨(grinding)工艺或其他合适的技术，通过 工艺270可从基底35移除大量的材料。在一实施例中，薄化工艺270直到 抵达DTI特征130-131的背面部分才停止，使得辐射检测元件160-161彼此 之间可以被DTI特征130-131完全地隔绝。在薄化工艺270进行之后，基底 35具有一厚度280，其范围从大约1μm至大约3μm。

参阅图6，插梢植入层(pinned implant layers)290和291分别在背面45 的辐射检测元件160和161上方形成，每个插梢植入层290-291掺杂以一掺 杂物，其具有与掺杂沟槽衬垫110-111相同的掺杂极性(并因而与辐射检测元 件160和161的掺杂极性相反)。

在制造过程中的这个时刻，辐射检测元件160-161完全互相隔绝，辐射 检测元件160被插梢植入层170和290以及部分的掺杂沟槽衬垫110(在DTI 特征130的左侧)围绕，可以理解的是，也可形成未绘出的额外沟槽衬垫围绕 辐射检测元件160的左侧。辐射检测元件161被插梢植入层171和291以及 部分的掺杂沟槽衬垫110-111围绕，这些围绕辐射检测元件160-161的掺杂 层也可称为隔绝阱。

如前述讨论，在辐射检测元件160和161之间完全的隔绝有助于降低电 性与光学的串音干扰，然而，围绕辐射检测元件160的隔绝阱现在也与围绕 辐射检测元件161的隔绝阱电性隔绝，换言之，这些隔绝阱现在是浮动的 (floating)，或者不一定要具有相同的电位(电压)。适当操作的图像感测元件 30A可能需要在这些隔绝阱施加偏压，使其具有相同的电压，例如电性接地， 此公开提供多种不同的实施例，以适当地设定隔绝阱的电位。

参阅图7，在基底35的背面45，以及像素阵列区60与周边区70两者 之上形成非晶硅层300，可通过现有合适的工艺形成非晶硅层300，例如 CVD、PVD或ALD工艺，非晶硅层300的厚度范围可从约到约

之后，可对非晶硅层300进行退火工艺310。在一实施例中，退火工艺 310包含激光退火工艺，并且可达到足够高的退火温度，以熔融非晶硅层300， 使得非晶硅层可以再结晶，调整激光的功率以及退火持续的时间，以达到大 于约1400℃的硅熔融温度。因此，在退火工艺310进行之后，非晶硅层300 也可称为再结晶硅层300，可以理解的是，退火工艺310的温度控制在不会 超过图像感测元件30A的分配热预算(allocated thermal budget)。

再结晶硅层300(已经再结晶的非晶硅层300)相较于未熔融的硅，例如基 底35，其具有大抵上较低的电阻率(以片电阻的形式)，再结晶硅层300的电 阻率可能足够低到让它几乎是导电的，在此方式中，围绕辐射检测元件 160-161的隔绝阱都电性耦接至再结晶硅层300，因此，这些隔绝阱可以通过 施加偏压至再结晶硅层300而被加偏压至相同的电位，例如，当再结晶硅层 300接地时，隔绝阱也被接地，因此，隔绝阱不再是浮动的。同时可以理解 的是，再结晶硅层300大抵上是透明的，因此不会干扰从背面45朝向图像 感测元件30A投射的辐射波的检测。

图8至图12为依据图1的方法11的各种其他实施例，在一制造阶段中， 个别BSI图像感测元件的一部分的片段剖面示意图。这些其他实施例与上述 图2至图7的实施例类似，因此，为了达到一致性以及简化的目的，在全部 的实施例中，相似的特征以相同的标号标示。

参阅图8，其显示图像感测元件30B，图像感测元件30B与上述图像感 测元件30A之间的一个差异为图像感测元件30B没有使用再结晶硅层的方法 去施加偏压在隔绝阱上。取而代之，当内连线结构240形成时，在掺杂沟槽 衬垫上形成一个或多个接点/导通孔，例如在沟槽衬垫110上形成接点/导通 孔320和321，这些接点/导通孔320-321电性耦接至沟槽衬垫110，并且也 可经由内连线结构240电性耦接至外部元件。因此，接点/导通孔在外部元件 与围绕辐射检测元件160-161的隔绝阱之间建立电性连接，然后单一的电压 (例如接地)可以施加至全部的隔绝阱，使得这些隔绝阱不再是浮动的。

参阅图9，其显示图像感测元件30C，图像感测元件30C与上述图像感 测元件30A之间的一个差异为图像感测元件30C的DTI特征130和131从 背面45形成，换言之，DTI特征130-131从背面45朝向正面40延伸，然而， DTI特征130-131不会沿着全部的路径延伸至基底35的正面。浅沟槽隔绝特 征330和331从基底的正面40形成，并且分别大约对齐DTI特征130和131。 在图9的实施例中，STI特征330-331分别与DTI特征130-131接触(或大约 接触)，另外，掺杂阱区180延伸至左侧，使得STI特征330-331以及部分的 DTI特征130-131也设置在掺杂阱区180内，因此，掺杂阱区180也可视为 围绕辐射检测元件160-161的隔绝阱的一部分。

在此实施例中，DTI特征130-131以及STI特征330-331(以及围绕他们 的隔绝阱)共同作为隔绝结构，以避免辐射检测元件160-161之间的电性与光 学的串音干扰，同时，使用再结晶硅的方式施加偏压至隔绝阱。

参阅图10，其显示图像感测元件30D，图像感测元件30D合并图像感 测元件30B与30C的概念，特别是图像感测元件30D使用图像感测元件30C 的STI/DTI结合的方式，并且也使用导通孔/接点320-321施加偏压至隔绝阱， 以取代使用再结晶硅层的方式，导通孔/接点320-321形成在围绕STI特征330 的掺杂阱区180的一部分上。

参阅图11，其显示图像感测元件30E，图像感测元件30E与图像感测元 件30D类似，除了STI特征330-331以及DTI特征130-131没有互相邻接之 外。取而代之，间隙(或掺杂阱区180的一部分)分别将STI特征330-331与 DTI特征130-131分开，因此，在此实施例中，隔绝阱都耦接至掺杂阱区180， 并且可通过施加偏压至掺杂阱区180而对隔绝阱施加偏压。结果，在此实施 例中没有使用接点/导通孔耦接至隔绝阱，也没有使用再结晶硅层。

参阅图12，其显示图像感测元件30F，除了没有形成STI特征330-331 之外，图像感测元件30F与图像感测元件30E类似。再次地，图像感测元件 30F使用掺杂阱区180对围绕辐射检测元件160-161的隔绝阱施加偏压，以 取代使用接点/导通孔或再结晶硅层对隔绝阱施加偏压的方式。

相较于传统的BSI图像感测元件，上述图2至图12所示的各种实施例 提供许多优点，然而，可以理解的是，不同的实施例可提供不同的好处，并 且在全部的实施例中不需要具备特定的优点。这些优点之一为降低图像感测 元件内的串音干扰，传统上使用浅沟槽隔绝元件隔绝相邻的像素，STI元件 相对较短的深度会阻碍STI元件的能力，而无法充分地隔绝相邻像素，因为 泄漏的电荷载体可能会从STI元件底下或绕过STI元件移动而到达相邻的像 素。相较而言，此公开的实施例使用深沟槽隔绝特征隔绝相邻的像素，DTI 元件相对较长的深度可充分地阻碍相邻像素之间的串音干扰，泄漏的电荷载 体很难绕过DTI元件移动。

另一优点为所形成的掺杂沟槽衬垫具有相对均匀的掺杂轮廓，传统的图 像感测元件可能根本不具有掺杂沟槽衬垫，或者如果有的话，是在沟槽隔绝 特征底下具有掺杂区，但是在沟槽隔绝特征的侧壁背后没有掺杂区。因此， 传统的沟槽隔绝特征无法充分地捕捉沿着沟槽侧壁的缺陷。在此公开中，沟 槽衬垫均匀的掺杂轮廓让掺杂沟槽衬垫充分地抑制沿着深沟槽表面的缺陷， 并再次降低串音干扰。

另一个优点为在此所讨论的隔绝阱是经由各种方式被施加相同的电位 (例如电性接地)，例如使用再结晶硅层，形成接点/导通孔耦接隔绝阱，或使 用掺杂阱区，因此，隔绝阱不再是电性浮动的，其会改善图像感测元件的性 能。

另外，可进行额外的工艺完成图像感测元件30A-30F的制造，例如，可 在背面45之上形成抗反射涂层(anti-reflective coating；ARC)，ARC层降低朝 向背面45投射的辐射波的反射。之后，可在ARC层上形成彩色滤光层，彩 色滤光层可过滤具有特定波长范围的辐射波，其可对应至特定光色，例如， 红、绿或蓝。因此，使用彩色滤光层可以只让具有预定颜色的光到达辐射检 测元件160-161。之后，可在彩色滤光层之上形成微透镜层，经由微透镜层 让辐射朝向辐射检测元件160-161直接投射。微透镜层可用各种排列方式设 置位置，并且具有各种形状，其取决于微透镜层的材料的折射率，以及从图 像感测元件30A-30F的表面到达微透镜层的距离。为了简化附图，ARC层、 彩色滤光层以及微透镜层并未绘出。

图像感测元件30A-30F可包含额外的元件，例如电荷耦合元件(CCD)以 及输入/输出电路，其为像素提供操作上的环境，并且提供像素与外部的交流， 为了简化附图，这些元件也未绘出。

虽然本发明已公开较佳实施例如上，然其并非用以限定本发明，本领域 技术人员当可了解，在不脱离本发明的精神和范围内，当可做些许更动与润 饰。因此，本发明的保护范围当视所附的权利要求所界定的范围为准。