记忆元件和与非门快闪记忆体的选取记忆热载子注射方法

摘要

本发明是有关于一种记忆元件和与非门快闪记忆体的选取记忆热载子注射方法。本发明所描述的记忆元件，包含多个记忆胞串联安排于一半导体主体中，例如与非门串列中，具有多条字元线。一所选取记忆胞借由热载子注射进行程序化，这些热载子是使用提升通道电位以建立加热电场跨过此选取记忆胞的通道而产生。提升通道热载子注射可以借由阻挡与非门串列中所选取记忆胞的第一侧至第二侧的电流而达成，以借由电容性耦合将一第一半导体主体区域自我压升至一自我压升电压，且偏压第二半导体主体区域至一参考电压阶级，施加大于通道热载子注射能障阶级的一程序化电位置选取记忆胞以致能载子自第二半导体主体区域留置索取记忆胞以导致热载子注射的产生。

说明书

技术领域

本发明涉及一种快闪记忆体技术，特别是涉及一种在与非门组态中合 适作为低电压程序化及擦除操作的操作技巧。

背景技术

快闪记忆体是非挥发集成电路记忆体技术的一类。传统的快闪记忆体 使用浮动栅极记忆胞。随着记忆装置的密度提升，浮动栅极记忆胞之间逾 加靠近，储存在相邻浮动栅极中的电荷交互影响即造成问题，因此形成限 制，使得采用浮动栅极的快闪记忆体密度无法提升。另一种快闪记忆体所使 用的记忆胞称为电荷捕捉记忆胞，其采用电荷捕捉层取代浮动栅极。电荷 捕捉记忆胞是利用电荷捕捉材料，不会如浮动栅极造成个别记忆胞之间的 相互影响，并且可以应用于高密度的快闪记忆体。

典型的电荷储存记忆胞包含一场效晶体管(FET)结构，其中包含由通 道所分隔的源极与漏极，以及借由一电荷储存结构而与通道分离的栅极，其 中该电荷储存结构包含穿隧介电层、电荷储存层(浮动栅极或介电层)、与 阻障介电层。较早的传统设计如SONOS装置，其中源极、漏极与通道形成 于硅基材(S)上，穿隧介电层则由氧化硅(O)形成，电荷储存层由氮化 硅形成(N)，阻障介电层由氧化硅(O)形成，而栅极则为多晶硅(S)。

快闪记忆体装置通常可以使用与非门(NAND)或是或非门(NOR)架构来 实施，但也可以是其他的架构，包括与门(AND)架构。此与非门(NAND)架构 特别因为其在资料储存应用方面的高密度及高速的优点而受到青睐。而或 非门(NOR)架构则是适合于例如是程序法储存等其他应用上，因为随机存取 是重要的功能需求。在一与非门(NAND)架构中，程序化过程通常是依赖富 勒-诺得汉(FN)穿隧，且需要高电压，通常是在20伏特数量级，且需要高 电压晶体管来处理。此额外的高电压晶体管及搭配使用于逻辑和其他资料 流的晶体管在同一集成电路中，会造成工艺的复杂性增加。如此则会增加 此装置的制造成本。

由此可见，上述现有的快闪记忆体装置在产品结构与使用上，显然仍存 在有不便与缺陷，而亟待加以进一步改进。为了解决上述存在的问题，相关 厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发 展完成，而一般产品及方法又没有适切的结构及方法能够解决上述问题，此 显然是相关业者急欲解决的问题。因此如何能创设一种新的记忆元件和与 非门快闪记忆体的选取记忆热载子注射方法，实属当前重要研发课题之一，亦 成为当前业界极需改进的目标。

发明内容

本发明的目的在于，克服现有的快闪记忆体装置存在的缺陷，而提供 一种新的记忆元件和与非门快闪记忆体的选取记忆热载子注射方法，所要 解决的技术问题是使其在与非门(NAND)架构中利用低电压即可实现程序化 操作，非常适于实用。

本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据 本发明提出的一种记忆元件，包含：多个记忆胞串联于一半导体主体中，多 条字元线，该多条字元线中的字元线与对应的该多个记忆胞中的记忆胞耦 接；以及控制电路与该多条位元线耦接，以下列步骤对一所选取字元线对应 的该多个记忆胞中的一选取记忆胞进行程序化：在一程序化区间时施加一 通过电压至该所选取字元线的一第一侧的字元线；借由电容性耦合将一第 一半导体主体区域自我压升至一自我压升电压；在该程序化区间时施加一 程序化电压至该所选取字元线；在该程序化区间时偏压于该所选取字元线 的一第二侧的一第二半导体主体区域至一参考电压；以及施加一切换电压 至一与该所选取字元线相邻的字元线，该切换电压在该程序化区间时具有 一第一阶段及一第二阶段，以在该第一阶段将与该所选取字元线对应的该 选取记忆胞与该参考电压隔离，且在该第二阶段将该选取记忆胞与该参考 电压耦接。

本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。

前述的记忆元件，其中与该所选取字元线对应的该选取记忆胞在该第 二阶段时被偏压至该切换电压以进行通道热载子程序化。

前述的记忆元件，其中所述的切换电压在该第二阶段时是小于该程序 化电压。

前述的记忆元件，其中所述的多个记忆胞安排成一与非门串列。

前述的记忆元件，还包括一第一切换开关位于一位元线与该多个记忆 胞的一第一侧之间，及一第二切换开关位于一参考线与该多个记忆胞的一 第二侧之间，且其中该控制电路在该程序化区间开启该第一切换开关及关 闭该第二切换开关。

前述的记忆元件，还包括第二多个记忆胞与该多条字元线耦接，且其 中该控制电路施加一电压至一与该第二多个记忆胞对应的一第二位元线以 将与该所选取字元线的该第二侧对应的该第二多个记忆胞中的一半导体主 体区域隔离，且施加一通过电压于该所选取字元线的该第二侧对应的字元 线以自我压升该第二多个记忆胞所在的一半导体主体区域至一电压以抑制 与该所选取字元线耦接的该第二多个记忆胞中的一记忆胞产生热载子。

前述的记忆元件，还包含额外的记忆胞与该多个记忆胞串联于该半导 体主体区域中及一条额外的字元线，且该额外的记忆胞放置在介于该多个 记忆胞与该第二切换开关之间，且当该控制电路于该程序化区间施加一通 过电压于该额外的字元线，因此该所选取字元线的该第一侧的该半导体主 体区域的电容值提高。

前述的记忆元件，其中所述的控制电路在该切换电压的一部分的该第 一阶段开启该第二切换开关，且在该切换电压的的至少一部分该第二阶段 关闭该第二切换开关。

前述的记忆元件，还包括一第一切换开关位于一位元线与该多个记忆 胞的一第一侧之间，及一第二切换开关于一参考线与该多个记忆胞的一第 二侧之间，且其中该控制电路在该程序化区间关闭该第一切换开关及开启 该第二切换开关。

前述的记忆元件，还包括第二多个记忆胞与该多条字元线及一第二位 元线耦接，且其中该控制电路在该程序化区间偏压该第二位元线使得在该 所选取字元线的该第一侧的该第二多个记忆胞中的一第一半导体主体区 域，及在该所选取字元线的该第二侧的该第二多个记忆胞中的一第二半导 体主体区域被偏压至一参考电压以抑制热载子的产生。

前述的记忆元件，还包含额外的记忆胞与该多个记忆胞串联于该半导 体主体区域中及一条额外的字元线，且该额外的记忆胞放置在介于该多个 记忆胞与该第一切换开关之间，且当该控制电路于该程序化区间施加一通 过电压于该额外的字元线，因此该所选取字元线的该第一侧的该半导体主 体区域的电容值提高。

前述的记忆元件，其中所述的控制电路在该程序化区间时施加一切换 电压至多条字元线。

前述的记忆元件，其中所述的多条字元线包括第一组字元线靠近该多 个记忆胞的一端，且第二组字元线靠近该多个记忆胞的另一端，且该控制 电路决定该选取字元线是在该第一组或第二组，且分配该选取字元线的该 第一端为包含该第一组或第二组。

前述的记忆元件，其中串联于一半导体主体中的该多个记忆胞是介于 第一与第二切换晶体管之间，且该多条字元线包括一第一串列选择线及一 第二串列选择线分别与该第一及第二切换晶体管耦接。

本发明的目的及解决其技术问题还采用以下技术方案来实现。依据本 发明提出的一种记忆元件，包含：一与非门串列包括多个记忆胞串联于一 半导体主体中；多条字元线，该多条字元线中的字元线与对应的该多个记 忆胞中的记忆胞耦接；以及控制电路与该多条位元线耦接，以下列步骤对 一所选取字元线对应的该多个记忆胞中的一选取记忆胞进行程序化：阻挡 介于该与非门串列的该选取记忆胞的一第一侧的一第一半导体主体区域与 该与非门串列的该选取记忆胞的一第二侧的一第二半导体主体区域之间的 载子流动；借由电容性耦合将该第一半导体主体区域自我压升至一自我压 升电压；将该第二半导体主体区域偏压至一参考电压；施加大于一热载子 注射能障的一程序化电位至该选取记忆胞；以及致能载子自该第二半导体 主体区域流动至该选取记忆胞以导致热载子的产生。

本发明的目的及解决其技术问题另外再采用以下技术方案来实现。依 据本发明提出的一种与非门快闪记忆体的选取记忆热载子注射方法，其包 括以下步骤：阻挡介于该与非门串列的该选取记忆胞的一第一侧的一第一 半导体主体区域与该与非门串列的该选取记忆胞的一第二侧的一第二半导 体主体区域之间的载子流动；借由电容性耦合将该第一半导体主体区域自 我压升至一自我压升电压；将该第二半导体主体区域偏压至一参考电压； 施加大于一热载子注射能障的一程序化电位至该选取记忆胞；以及致能载 子自该第二半导体主体区域流动至该选取记忆胞以导致热载子的产生。

本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。

前述的与非门快闪记忆体的选取记忆热载子注射方法，包括施加两阶 段切换电压至该与非门串列中的相邻该选取记忆胞的一记忆胞，包括一第 一阶段关闭该记忆胞以实施该阻挡，及一第二阶段开启该记忆胞以实施该 致能。

前述的与非门快闪记忆体的选取记忆热载子注射方法，其中所述的与 非门阵列中的该与非门串列包括一第一切换开关于该与非门串列的一第 一侧与一位元线或是一参考线之间，及一第二切换开关于该多个记忆胞的 一第二侧与该参考线或是位元线之间，且其中该自我压升包括：关闭一包 括该选取记忆胞的与非门串列中的该第一切换开关以将该第一半导体主体 区域隔离且施加一通过电压于与该选取记忆胞的与非门串列中的该第一侧 耦接的字元线，而开启该第二切换开关且经由该第二切换开关施加一参考 电压至该第二半导体主体区域。

前述的与非门快闪记忆体的选取记忆热载子注射方法，包括关闭未选 取与非门串列中的该第一及第二切换开关。

前述的与非门快闪记忆体的选取记忆热载子注射方法，包括开启未选 取与非门串列中的该第一及第二切换开关。

前述的与非门快闪记忆体的选取记忆热载子注射方法，其中所述的阵 列的该与非门串列包括一第一组的M个记忆胞及一第二组的N个记忆胞，且 假如该选取记忆胞是在该第一组的M个记忆胞中，则偏压该与非门串列使 得该第一半导体主体区域包括至少该第二组的N个记忆胞，且假如该选取 记忆胞是在该第二组的N个记忆胞中，则偏压该与非门串列使得该第一半 导体主体区域包括至少该第一组的M个记忆胞。

本发明与现有技术相比具有明显的优点和有益效果。由以上技术方案 可知，本发明的主要技术内容如下：

此处所描述的记忆元件，包含多个记忆胞串联安排于一半导体主体 中，例如可以被应用于与非门阵列的与非门串列中，具有多条字元线与对 应的记忆胞耦接。控制电路与该多条位元线及半导体主体耦接，以适合借 由热载子注射对一所选取记忆胞进行程序化，这些热载子是使用提升通道 电位以建立加热电场跨过此选取记忆胞的通道而产生。使用此工艺的热载 子可以借由控制电路于一程序化区间时施加一通过电压至该所选取字元线 的一第一侧的字元线，以借由电容性耦合将一第一半导体主体区域自我压 升至一自我压升电压，且其会于该程序化区间时施加一程序化电压至该所 选取字元线，且于该程序化区间时偏压于该所选取字元线的一第二侧的一 第二半导体主体区域至一参考电压阶级而达成。一切换电压施加至一与该 所选取字元线邻接的字元线，该切换电压于该程序化区间时具有一第一阶 段及一第二阶段，以在该第一阶段借由关闭对应的记忆胞将第一及第二半 导体主体区域隔离并分别建立该自我压升电压阶级和参考电压阶级，且在 该第二阶段借由开启对应的记忆胞将该被选取记忆胞与该参考电压阶级耦 接且导致热载子注射。

此所选取字元线在此程序化区间借由一程序化电压足以克服热载子注 射能障高度来偏压。然而，此程序化电压可以远低于典型富勒-诺德汉(FN) 程序化所需。与该多个记忆胞对应的其他字元线接收一个较程序化电压为 低的通过电压以抑制其他记忆胞的干扰。在程序化区间的第二阶段的切换 电压也是类似地低于程序化电压以抑制切换记忆胞的干扰。

对一与非门串列组态实施例而言，一第一切换开关(接地选择切换开关 或是底位元线选择切换开关)位于一位元线与该多个记忆胞的一第一侧之 间，及一第二切换开关(串列选择切换开关或是顶位元线选择切换开关)于 一参考线与该多个记忆胞的一第二侧之间。在此实施例中，控制电路操作 于该程序化区间开启该第一切换开关借由隔离该半导体主体与该选取字元 线的第一侧以致能自我压升通道电位。控制电路操作于该程序化区间开启 该第二切换开关借而连接该半导体主体与该选取字元线的第二侧所对应的 位元线或是施加参考电压的参考电压线。

第二多个记忆胞与相同的该多条字元线耦接，例如在一未选取位元线 之上的一平行与非门串列，该控制电路借由关闭该第二多个记忆胞的第一 及第二切换开关而且施加一通过电压至该选取记忆胞两侧的记忆胞，以进 行″自我压升源极″安排。在此安排中，该选取字元线两侧的半导体主体区 域被自我压升至类似的电压阶级以防止未选取串列中的热载子注射。替代 地，该控制电路可以使用″漏极接地″安排，借由开启该第二多个记忆胞的 第一及第二切换开关而以偏压该选取记忆胞两侧的半导体主体区域至一参 考电压阶级以防止未选取串列中的热载子注射。

此控制电路可以操作来将第一半导体主体区域的电容最大化，此第一 半导体主体区域可以借由许多技术被提升至一自我压升电压阶级。根据一 种技术，多个记忆胞可以延伸还包含一个或多个额外的记忆胞沿着一条或 多条额外的字元线，且放置在介于该多个记忆胞与该第一切换开关之间。 在此技术中，控制电路施加一通过电压于该额外的字元线以扩充此第一半 导体主体区域大小，因此提供了该第一半导体主体区域的电容值。根据另 一种技术，控制电路将该多条字元线安排成包括第一组字元线靠近该多个 记忆胞的一端，且第二组字元线靠近该多个记忆胞的另一端。当程序化一 选取记忆胞时，该控制电路决定该选取字元线是在该第一组或第二组之一 的成员，且分配该选取字元线的该第一端会被自我压升至此自我压升电压 阶级，其为包含该第一组或第二组的另一组的那端。在此情况下，至少在 该第一组或第二组其中之一的所有字元线可以用来建立第一半导体主体区 域的大小。如此，此串列中所有的记忆胞用来建立自我压升电压阶级的第 一半导体主体区域会大于用来建立参考电压阶级的第二半导体主体区域。

本发明也提供一种与非门快闪记忆体的选取记忆热载子注射方法，包 含阻挡介于该与非门串列的该选取记忆胞的一第一侧的一第一半导体主体 区域与该与非门串列的该选取记忆胞的一第二侧的一第二半导体主体区域 之间的载子流动；借由电容性耦合将该第一半导体主体区域自我压升至一 自我压升电压；将该第二半导体主体区域偏压至一参考电压阶级；施加大 于一热载子注射能障阶级的一程序化电位至该选取记忆胞；以及致能载子 自该第二半导体主体区域流动至该选取记忆胞以导致热载子的产生。

借由上述技术方案，本发明记忆元件和与非门快闪记忆体的选取记忆 热载子注射方法至少具有下列优点及有益效果：

本发明可以因为低操作电压而抑工艺程序化干扰。根据使用提升节点 电位达成的热载子注射的新的程序化可以使用较低操作电压。由于较低操 作电压的结果，此集成电路中的驱动电路可以仅使用一种金氧半场效晶体 管工艺来施作，而不需要额外的高电压金氧半场效晶体管工艺。

本发明以因为比传统的通道热电子注射操作相较，此位元线电压并不 需要克服热电子注射能障高度。因此，位元线电压可以是VCC或是其他较 传统的通道热电子注射(CHE)程序化电压更低的电压。此外，位元线不会于 通道热电子注射时消耗直流电流。所以，此种新的程序化方法应可以达成 低功率消耗。

此外，此程序化方法的字元线电压也是低于传统的与非门快闪记忆体 FN程序化操作所需。因此并不需要非常高电压的驱动装置。此外，通过此 与非门快闪记忆体中穿隧氧化层的垂直电场也小于FN注射所需。因为低电 场需求的结果，可以提升装置的可靠性。

进一步而言，本发明可以因为较传统FN程序化操作所需的低程序化和 Vpass电压导致减少字元线间的介电电压，且因此减少因为介于字元线之间 的距离缩小所产生的字元线间的介电崩溃问题。

综上所述，本发明是有关于一种记忆元件和与非门快闪记忆体的选取 记忆热载子注射方法，可以较传统FN程序化操作所需的低程序化和Vpass 电压导致减少字元线间的介电电压，且因此减少因为介于字元线之间的距 离缩小所产生的字元线间的介电崩溃问题。本发明在技术上有显著的进步， 并具有明显的积极效果，诚为一新颖、进步、实用的新设计。

上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的 技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和 其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附 图，详细说明如下。

附图说明

图1A和图1B是显示一现有习知技术与非门(NAND)架构快闪记忆体的 剖面图。

图2A和图2B是显示根据本发明实施例的一程序化区间进行漏极自我 压升、热载子程序化的两阶段选取与非门(NAND)串列的两个阶段剖面图。

图3是显示一选取位元线在图2A和图2B中的两个阶段程序化区间的 电压波形的时序图。

图4是显示一与非门串列未选取位元线于程序化区间的电压波形的时 序图，此未选取位元线是与所选取与非门串列分享字元线。

图5A和图5B是显示一未选取与非门串列的程序化的两个阶段的偏压 剖面示意图，其是在一与非门串列与所选取与非门串列分享字元线在图4 显示的偏压以提升-节点热载子程序化的情况下。

图6是显示使用此处所描述的程序化偏压操作的一共同源极型态与非 门记忆阵列的示意图。

图7是显示根据一替代实施例使用此处所描述的程序化偏压操作的一 共同源极型态与非门记忆阵列的示意图。

图8是显示使用此处所描述的程序化偏压操作的一虚拟接地与非门阵 列的示意图。

图9是显示根据一替代实施使用此处所描述的程序化偏压操作的一虚 拟接地与非门阵列的示意图。

图10是显示根据一替代实施使用此处所描述的程序化偏压操作的一虚 拟接地与非门阵列的示意图，其包括超过一个切换记忆胞。

图11是显示一选取位元线在进行提升-节点热载子程序化两个阶段程 序化区间的第一阶段偏压的简要剖面示意图，其中目标记忆胞是靠近与非 门串列的一尾端。

图12是显示一选取位元线在进行提升-节点热载子程序化两个阶段程 序化区间的第一阶段偏压的简要剖面示意图，其中与非门串列是借由假字 元线延伸。

图13是显示具有假字元线邻接与非门串列的共同源极端的一与非门阵 列的简化布局示意图。

图14是显示具有假字元线邻接与非门串列的串列选择线端的一与非门 阵列的简化布局示意图。

图15是显示没有假字元线的一与非门阵列的简化布局示意图，其中显 示一第一组与第二组字元线逻辑安排的简化布局示意图，使得一选取记忆 胞的虚拟漏极端总是大于虚拟源极端。

图16是显示具有假字元线邻接与非门串列两端的一与非门阵列的简化 布局示意图。

图17是显示程序化区间使用以诱发此处所描述的提升节点热载子注射 的一替代时序安排示意图。

图18是显示程序化区间使用以诱发此处所描述的提升节点热载子注射 的另一替代时序安排示意图。

图19是显示集成电路的简化示意图，其使用此处所描述的自我压升虚 拟漏极、热载子注射程序化的与非门快闪记忆体。

7、8：栅介电层                 9：电荷捕捉结构

10：半导体主体                 11、19：接点

12-18：节点                    21：接地选择线GSL

22-27：字元线                  28：串列选择线SSL

30、105：共同源极线            CS31：位元线

32：未选取位元线

40、100、157、180、300、320：目标记忆胞

41、113、155、156、181、304、324：切换记忆胞

42、43：切换开关               50、51：隔离区域

52：空乏区域                   54：热载子

62：自我压升区域

101、102、103、104、201-207：与非门串列

111：接地选择晶体管            112：串列选择晶体管

301、302、321、322：切换晶体管 401、402：假字元线

500-503：源/漏极串列           810：集成电路

812：与非门快闪记忆体阵列       814：字元线(列)解码器及驱动器

816：字元线                     818：位元线解码器

820：位元线                     822、826：汇流排

824：感测放大器/资料输入结构    830：其他电路

834：(热载子注射程序化及FN擦除)控制器

836：偏压调整供应电压           828：资料输入线

832：资料输出线

具体实施方式

为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功 效，以下结合附图及较佳实施例，对依据本发明提出的记忆元件和与非门快 闪记忆体的选取记忆热载子注射方法其具体实施方式、结构、方法、步骤、 特征及其功效，详细说明如后。

有关本发明的前述及其他技术内容、特点及功效，在以下配合参考图 式的较佳实施例的详细说明中将可清楚呈现。通过具体实施方式的说明，当 可对本发明为达成预定目的所采取的技术手段及功效获得一更加深入且具 体的了解，然而所附图式仅是提供参考与说明之用，并非用来对本发明加 以限制。

图1A和图1B是显示一现有习知技术与非门(NAND)架构快闪记忆体的 剖面图，其中显示多个介电电荷捕捉快闪记忆胞串联安排以形成与非门串 列及偏压供FN穿隧程序化之用。图1A显示一与非门串列的偏压，其包括 一选取位元线上的目标记忆胞，而图1B显示一与非门串列上未被选取位元 线的偏压。使用能隙工程SONOS电荷捕捉技术以实施与非门快闪记忆体的 一技术可参阅Lue的美国专利第7315474号，其在此引为参考资料。与非 门串列可以使用许多不同的组态实施，包括鳍形场效晶体管技术、浅沟渠 隔离技术、垂直与非门技术等等。某些垂直与非门结构的范例，请参阅Kim 等人标题为″Non-volatile memory device，method of operating same and method of fabricating the same″的欧洲专利第EP 2048709号。

请参阅图1A所示，此记忆胞示形成于一半导体主体10之上。对于n 通道记忆胞而言，半导体主体10可以是一隔离的p井，其位于一半导体晶 片的深n井区内。替代地，此半导体主体10可以由介电层或是其他材料隔 离。某些实施例中也可以使用p通道记忆胞，其中半导体主体的掺杂材料 是n型。

多个快闪记忆胞可以安排成沿着一个与字元线方向正交的位元线方向 排列的串列。字元线22-27沿伸通过一些平行的与非门串列。节点12-18 是由半导体主体中的n型区域(对n通道装置而言)，且作为记忆胞的源/漏 极区域。一个由金属氧化物半晶体管形成的第一切换开关具有一栅极于接 地选择线GSL 21中，其连接于具有第一字元线22的对应记忆胞与由半导 体主体10中的n型区域形成的一接点11之间。此接点11与共同源极线CS 30连接。一个由金属氧化物半晶体管形成的第二切换开关具有一栅极于串 列选择线SSL 28中，其连接于具有最后字元线27的对应记忆胞与由半导 体主体10中的n型区域形成的一接点19之间。此接点19与位元线BL 31 连接。在此例示实施例中的第一及第二切换开关是金属氧化物半晶体管，此 范例中具有二氧化硅的栅介电层。

在此例示中，为了简化起见此串列中具有六个记忆胞。在典型的组态 中，一个与非门串列可以包含16、32或更多个记忆胞串联安排。这些记忆 胞所对应的字元线22-27具有电荷捕捉结构9于字元线与半导体主体10中 通道区域之间。此记忆胞中的电荷捕捉结构9可以是介电电荷捕捉结构、浮 动栅极电荷捕捉结构、或是其他合适作为使用此处所描述技术来程序化的 快闪记忆体结构。此外，与非门快闪结构的实施例中已经开发出没有接面 的形态，其中节点13-17，且选择性地包括节点12和18可以自此结构中省 略。

图1A是显示一现有习知技术与非门(NAND)架构快闪记忆体的剖面图，其 是诱发FN穿隧以对与字元线24对应的记忆胞进行程序化的偏压示意图。根 据此处所显示的偏压，接地选择线GSL偏压至大约为0V而共同源极线接 地，使得与接地选择线GSL 21对应的第一切换开关是关闭的，且串列选择 线SSL偏压至约VCC而所选取位元线也是接地，使得与串列选择线SSL 28 对应的第二切换开关是开启的。在这些条件下，与与非门串列相关的区域 33中的半导体主体是预充电至约0V。此选取字元线24被偏压至一高电压 程序化阶级V-PGM，在某些实施例中可以高达20伏特的数量级。未选取字 元线22、23、2527被偏压至一通过电压V-PASS，其是比V-PGM还小于一 个可以抑制此串列中未选取细胞的程序化的电压。其结果是，电子穿隧进 入所选取记忆胞的电荷捕捉结构中。

图1B是显示一现有习知技术与非门(NAND)架构快闪记忆体的剖面图，其 是对分享图1A中字元线22-27的与非门串列未选取位元线的偏压示意图。由 图中可以发现，所有字元线的接地选择线GSL与串列选择线SSL皆与图1A 所示的偏压相同。类似地，共同源极线30也是接地。然而，未选取的位元 线偏压至约为VCC的阶级。如此会将第二切换开关关闭，其与串列选择线SSL 对应，且将区域35中的半导体主体与未选取的位元线BL 32解除耦接。其 结果是，区域35中的半导体主体会由施加至字元线22-27电压所产生的电 容耦合自我压升，其可以防止足以干扰未选取与非门串列的记忆胞中电荷 捕捉结构的电场形成。根据电容性自我压升的所谓的递增步进脉冲程序化 (ISSP)操作是业界所熟知的。

图2A和图2B是显示根据本发明实施例的一程序化区间进行漏极自我 压升、热载子程序化的两阶段选取与非门(NAND)串列的两个阶段剖面图，其 是显示记忆胞串联安排以形成与非门串列进行此处所描述的漏极自我压 升、热载子程序化的示意图。对于n通道记忆胞而言，热载子包括电子。对 于p通道记忆胞而言，可以使用类似的技术以诱发热载子注射，其中热载 子包括电洞。此处所描述的程序化范例是以n通道记忆胞为实施例说明，但 是称为“自我压升节点热载子注射”也可以替代地以p通道记忆胞作为实 施例。

在图2A中显示第一阶段，其中共同源极线30是接地，且所选取位元线 31也耦接至大约为0V。接地选择线GSL 21偏压至大约为0V使得第一切换 开关42是关闭的，将半导体主体自共同源极线CS 30解除耦接。串列选择 线SSL偏压至约VCC而开启第二切换开关43，将半导体主体与所选取的位元 线31耦接。与目标记忆胞40对应的字元线接收程序化脉冲V-PGM。位于位 元线31端的目标记忆胞40邻近的字元线接收一两阶段切换电压V-SW，其在 第一阶段的程序化区间时是在低电压，使得切换记忆胞41的通道关闭，且作 为半导体主体中的隔离区域50和51。在此程序化区间时的偏压条件下，半 导体主体10中的区域50由电容性耦合被自我压升至虚拟漏极电压Vd而响 应介于接收V-PGM的目标字元线与第一切换开关42之间的字元线上的通过 电压V-PASS(漏极端)。半导体主体10中的区域51由耦接偏压至大约为0V 的位元线31与基板而被预充电至虚拟源极电压Vs。此电压V-PASS(源极端) 被耦接至介于切换记忆胞41与第二切换开关43之间的字元线上。V-PASS(源 极端)可以是与V-PASS(漏极端)相同的电压，或是不同的电压，可视一特定 应用或程序化条件所需决定。在区域50的自我压升电压阶级及在区域51 的参考电压阶级在此第一阶段的程序化区间是由于此切换记忆胞底下的空 乏区域52所隔离。

在此范例中，此处所示的所有范例与非门串列，第一及第二切换开关 (42，43)是利用与此串列中记忆胞串联的场效晶体管实施。在图2A中所示 的范例中，此场效晶体管的栅介电层是单层结构，且通常包括氧化硅或是氮 掺杂的氧化硅。在其他的实施例中，此场效晶体管的栅介电层是单层结 构，且通常包括氧化硅或是氮掺杂的氧化硅。此串列中切换开关(例如42，43) 的场效晶体管，可以使用多层栅介电层，包括与此串列中所有用的电荷捕 捉结构相同的栅介电层。此方案可以简化记忆胞的制作工艺。在如此的实 施例中，第一及第二切换开关可以被特性化为“记忆胞”。有需要的话，作 为切换开关的场效晶体管的通道长度可以较记忆胞的通道长度更长。

在图2B中显示程序化区间的第二阶段，其中改变切换电压V-SW以开启 邻近目标记忆胞40的切换记忆胞41。在转换时介于Vd和Vs之间的差值足 以在目标记忆胞的通道中诱发热载子54。对应于目标记忆胞的字元线上的 电压V-PGM足以为热载子克服能障高度，且导致诱发热载子注射程序化。一 程序化操作可以包括图2A和图2B中所描述的一系列程序化区间，具有交 错的程序化验证步骤，以有效率地达成目标临界值。在实施例中也可以使 用此技术以进行多阶程序化来在每一记忆胞中储存超过一位元。

图3是显示一选取位元线在图2A和图2B中的两个阶段程序化区间的 电压波形的时序图。在位元线设置区间，串列选择线SSL偏压增加至一约 为VCC的阶级。在此设置区间中，虚拟漏极区域50的电压阶级Vd及虚拟 源极区域51的电压阶级Vs皆保持在约为0V。在一程序化区间中，电压V-PGM 如同之前所描述的被脉冲至一足以为热载子克服注射能障高度的阶级。此 外，在此程序化区间的第一阶段中，其可以称为VDS设置阶段，通过电压 V-PASS被脉冲至比V-PGM还小的一个可以抑制此串列中未选取记忆胞程序 化的电压。在某些实施例中，此电压V-PASS可以在虚拟源极端比在虚拟漏 极端更低。在此程序化区间的第一阶段中，电压V-SW保持在一低电压以关 闭记忆胞41。在此范例中，虚拟漏极区域50借由电容性耦合自我压升使得 虚拟漏极电压Vd提升超过Vcc阶级，而虚拟源极电压Vs仍保持在约为 0V。在一段足够的时间区间以允许为目标记忆胞将源极电压VDS提升到达 可以诱发热载子注射的阶级后，开始进行此程序化区间的第二阶段，其可 以称为程序化阶段。在此程序化区间的第二阶段中，电压V-SW被脉冲至一 切换电压，在此实施例中具有不高于V-PASS。在由阴影区域90所代表的区 间的至少一第一阶段时，漏极/源极电压VDS被维持在足以诱发热载子，热 载子注射会发生以程序化目标记忆胞。在V-PASS和V-PGM在此程序化区间 的程序化阶段末期下降之后，此串列选择线SSL偏压可以维持在VCC的阶 级一段时间，此时半导体主体可以通过位元线放电。

图4是显示一与非门串列未选取位元线于程序化区间的电压波形的时 序图，此未选取位元线是与所选取与非门串列分享字元线。在此与非门串列 中的未选取位元线，半导体主体的电压阶级在位元线设置区间中自我压升 至第一阶级，且由字元线电压在程序化区间的第一和第二阶段自我压升，使 得虚拟漏极和虚拟源极的电压在当程序化区间的第二阶段开始时相等或几 乎相等。其结果是，热载子不会在与非门串列的未选取位元线上产生，此记 忆胞不会被干扰。

图5A和图5B是显示一未选取与非门串列的程序化的两个阶段的偏压 剖面示意图，其是在一与非门串列与所选取与非门串列分享字元线在图4 显示的偏压以提升-节点热载子程序化的情况下。在图5A中，显示第一阶 段，其中共同源极线30是接地，且未选取的位元线32偏压至约为VCC的阶 级，而不是如选取的位元线偏压至约为0V。接地选择线GSL 21被耦接至约 为0V以关闭第一切换开关42u，将半导体主体自共同源极线CS 30解除耦 接。串列选择线SSL 28耦接至约为VCC，其不会开启第二切换开关43u，因 此将半导体主体自未选取的位元线32解除耦接。与未选取的目标记忆胞40u 所对应的字元线接收程序化脉冲V-PGM。与未选取的目标记忆胞40u位元线 端邻接的字元线接收一切换电压V-SW，其在程序化区间的第一阶段中保持 在一低电压，使得切换记忆胞41u作为隔离半导体主体中的区域50和60。在 此程序化区间的第一阶段时的偏压条件下，半导体主体10中的区域50由 电容性耦合被自我压升至虚拟漏极电压Vd而响应介于接收V-PGM的目标字 元线与第一切换开关42u之间的字元线上的通过电压V-PASS(漏极端)。未 选取位元线的半导体主体10中的区域60也由电容性耦合被自我压升且达 到一接近虚拟漏极电压Vd的虚拟源极电压Vs而响应通过电压V-PASS(源极 端)。区域50中的自我压升电压阶级与区域60中的参考电压阶级是相近 的，但是仍由此切换记忆胞41u之下的空乏区域61隔离。

在图5B中，显示此程序化区间的第二阶段，其中改变切换电压V-SW 以开启切换记忆胞41u，将区域50和60耦接在一起以形成自我压升区域 62。在转换时介于Vd和Vs之间的差值为零，或是一个太低的阶级无法在 对应此目标字元线的记忆胞通道中诱发热载子。对应于未选取目标记忆胞 40u的字元线上的电压V-PGM也不足以在区域63中诱发FN穿隧，且如此使 得未选取位元线的未选取线记忆胞40不会被干扰。

代表性的程序化及擦除操作的偏压阶级显示于下表中。

  程序化   擦除   未选取字元线   6-12V   -8V   选取字元线   10-16V   -8V   切换字元线(第二阶段)   4-12V   -8V   未选取位元线   VCC   浮接   选取位元线   0V   浮接   PW   0V   12V   SSL   VCC   浮接/VCC   GSL   0V   浮接/VCC   CS   0V   浮接

图6是是显示使用此处所描述的程序化偏压操作的一共同源极型态与 非门记忆阵列的示意图，其显示四个与非门串列101、102、103、104的布 局图，其分别经由串列选择晶体管(如112)和接地选择晶体管(如111)而与 各自的位元线BL-1到BL-4和一个共同源极线CS 105耦接。为了说明的目 的起见，此处所示的偏压电压是程序化此与非门串列101对应字元线WL(i) 的一目标记忆胞100。第一切换开关晶体管111由接地选择线GSL上的地偏 压以将与非门串列自共同源极线CS 105解除耦接。第二切换开关晶体管112 由串列选择线SSL偏压以将与非门串列与所选取的位元线BL-1耦接。对应 字元线WL(i-1)的切换记忆胞113是邻接目标记忆胞100。因此，字元线 WL(i-1)接收V-SW以支援此两阶段程序化区间。在此程序化区间的第一阶 段，将半导体主体中的区域120被偏压至虚拟源极电压Vs的约为0V，且将 半导体主体中的区域121借由电容耦合被偏压至虚拟漏极电压Vd。在未选 取的位元线上，区域122、123借由电容耦合也至相对高电压。因此，当此 程序化区间的第二阶段开始，会在目标记忆胞100发生热载子注射，而此 阵列中的其他记忆胞不会受到干扰。需注意的是当记忆胞在第一字元线 WL(0)，此串列选择线SSL可以用来施加切换电压V-SW至切换晶体管 112，允许此与非门串列的位元线操作为虚拟源极。

图7是是显示根据一替代实施例使用此处所描述的程序化偏压操作的 一共同源极型态与非门记忆阵列的示意图。其显示切换晶体管113邻接于 此串列目标记忆胞100共同源极侧的偏压条件。因此，图7是一显示四个 与非门串列101、102、103、104布局的电路图，其分别经由串列选择晶体 管和接地选择晶体管而与各自的位元线BL-1到BL-4和一个共同源极线CS 105耦接。此处所示的偏压电压是程序化此与非门串列101对应字元线WL(i) 的一目标记忆胞100。第一切换开关晶体管111由接地选择线GSL上的VCC 偏压以将与非门串列与共同源极线CS 105耦接。第二切换开关晶体管112 由串列选择线SSL及选取位元线BL-1的VCC偏压以将此与非门串列与所选 取的位元线BL-1解除耦接。对应字元线WL(i+1)的切换记忆胞113是邻接 目标记忆胞100。因此，字元线WL(i+1)接收V-SW以支援此两阶段程序化 区间。在此程序化区间的第一阶段，将半导体主体中的区域150借由电容 耦合被偏压至虚拟漏极电压Vd。半导体主体中的区域151经由共同源极线 CS被偏压至虚拟源极电压Vs。在未选取的位元线上，其与0V耦接，区域 152经由未选取的位元线BL-2到BL-4被偏压至地而区域153经由共同源极 线CS也被偏压至地。因此，当此程序化区间的第二阶段开始，会在目标记 忆胞100发生热载子注射，而此阵列中的其他记忆胞不会受到干扰。

图6和图7显示了两个偏压方向的可能性，在单一阵列组态中自此串 列的顶端及底部。如此可以获得确保作为虚拟漏极的半导体主体部分具有 足够的电容以维持合理程序化速度所须的热载子注射电流的优点。举例而 言，此程序化控制器可以应用来偏压此阵列使得此目标记忆胞的虚拟漏极 侧具有至少此串列中的半数字元线。

图8显示安排成虚拟接地与非门架构中七个与非门串列201-207的布 局图。在此处所描述的虚拟接地与非门架构中，位元线同时作为与感测放 大器耦接的位元线及与参考电压源耦接的参考线，是取决于所存取的行位 置。此与非门串列由顶位元线选择晶体管BLT及底位元线选择晶体管BLB 而与对应的一组位元线BL-1到BL-8耦接。为了说明起见，图中所示的偏 压为将与非门串列204中与字元线WL(i)对应的一目标记忆胞300程序化的 偏压。第一切换开关晶体管301由底位元线选择晶体管BLB上的VCC以将 与非门串列204与BL-5耦接，BL-5是接地。第二切换开关晶体管302由顶 位元线选择晶体管BLT上的VCC以将与非门串列204自BL-4解除耦接，BL-4 是偏压至VCC。在与非门串列204左侧的所有位元线BL-1到BL-3皆被偏压 至VCC。在与非门串列204右侧的所有位元线BL-6到BL-8皆被偏压至 地。对应字元线WL(i+1)的切换记忆胞304是邻接目标记忆胞300。因 此，字元线WL(i+1)接收V-SW以支援此两阶段程序化区间。在此程序化区间 的第一阶段，将半导体主体中的区域311被偏压至虚拟源极电压Vs的约为 0V，且将半导体主体中的区域310借由电容耦合被偏压至虚拟漏极电压 Vd，因此为程序化区间的第二阶段设置，其中热载子注射会导致目标记忆胞 300被程序化。在右侧未选取的位元线上，区域312和313借由位元线BL-5 到BL-8被偏压至地以避免此串列上的记忆胞受到干扰。在左侧未选取的位 元线上，区域314和315借由电容耦合被自我压升至相对高的电压以避免 此串列上的记忆胞受到干扰。因此，当此程序化区间的第二阶段开始，会 在目标记忆胞300发生热载子注射，而此阵列中的其他记忆胞不会受到干 扰。

图9显示类似图8的安排成虚拟接地与非门架构的调整偏压示意图，其 中切换晶体管是在另一侧。此与非门串列由顶位元线选择晶体管BLT及底 位元线选择晶体管BLB而与对应的一组位元线BL-1到BL-8耦接。为了说 明起见，图中所示的偏压为将与非门串列204中与字元线WL(i+1)对应的一 目标记忆胞320程序化的偏压。第一切换开关晶体管321由底位元线选择 晶体管BLB上的VCC以将与非门串列204自BL-5解除耦接，BL-5是偏压 至VCC。第二切换开关晶体管322由顶位元线选择晶体管BLT上的VCC以将 与非门串列204与BL-4耦接，BL-4是接地。在与非门串列204左侧的所有 位元线BL-1到BL-3皆被偏压至地。在与非门串列204右侧的所有位元线 BL-6到BL-8皆被偏压至VCC。对应字元线WL(i)的切换记忆胞324是邻接 目标记忆胞320。因此，字元线WL(i)接收V-SW以支援此两阶段程序化区 间。在此程序化区间的第一阶段，将半导体主体中的区域330被偏压至虚 拟源极电压Vs的约为0V，且将半导体主体中的区域331借由电容耦合被偏 压至虚拟漏极电压Vd，因此为程序化区间的第二阶段设置，其中热载子注 射会导致目标记忆胞320被程序化。在右侧未选取的位元线上，区域332 和333借由电容耦合被自我压升至相对高的电压以避免此串列上的记忆胞 受到干扰。而在左侧未选取的位元线上，区域334和335借由位元线BL-1 到BL-4被偏压至地以避免此串列上的记忆胞受到干扰。因此，当此程序化 区间的第二阶段开始，会在目标记忆胞320发生热载子注射，而此阵列中 的其他记忆胞不会受到干扰。

图10显示类似图6和图7的与非门阵列的偏压条件，其中两个切换记 忆胞155、156是在此串列共同源极CS侧与目标记忆胞157邻接。图10显 示四个与非门串列101、102、103、104的布局图，其分别经由串列选择晶 体管和接地选择晶体管而与各自的位元线BL-1到BL-4和一个共同源极线 CS 105耦接。此处所示的偏压电压是程序化此与非门串列101对应字元线 WL(i+1)的一目标记忆胞157。第一切换开关晶体管111由接地选择线GSL 上的地偏压以将与非门串列自共同源极线CS 105解除耦接。第二切换开关 晶体管112由串列选择线SSL偏压至VCC以将与非门串列与所选取的位元 线BL-1耦接，其是偏压至地。对应字元线WL(i-1)的切换记忆胞155及对 应字元线WL(i)的切换记忆胞156是邻接目标记忆胞157。因此，字元线 WL(i-1)和WL(i)接收V-SW以支援此两阶段程序化区间，其可以是相同或是 根据特定实施例的应用而有所不同。在此程序化区间的第一阶段，将半导体 主体中的区域160被偏压至虚拟源极电压Vs的约为0V，且将半导体主体中 的区域161借由电容耦合被偏压至虚拟漏极电压Vd。在未选取的位元线上 偏压至VCC，因此将对应的与非门串列自这些位元线解除耦接，区域162、163 借由电容耦合也至相对高电压。因此，当此程序化区间的第二阶段开始，会 在目标记忆胞157发生热载子注射，而此阵列中的其他记忆胞不会受到干 扰。在此程序化区间的第一阶段使用两个切换记忆胞155、156来隔离虚拟 漏极区域161和虚拟源极区域160可以抑制包括在程序化区间的设置阶段 的次临界泄漏的漏电流。

图11显示类似图2A和图2B的与非门串列的剖面图。在图11中显示 第一阶段的偏压，其中目标记忆胞180是靠近串列的一尾端，例如靠近接 地选择线GSL。在此条件下，在程序化区间的第一阶段共同源极线30是接 地，且所选取位元线31也耦接至大约为0V。接地选择线GSL 21偏压至大约 为0V使得第一切换开关42是关闭的，将半导体主体自共同源极线CS 30 解除耦接。串列选择线SSL 28偏压至约VCC而开启第二切换开关43，将半 导体主体与所选取的位元线31耦接。与目标记忆胞180对应的字元线接收 程序化脉冲V-PGM。位于位元线31端的目标记忆胞180邻近的字元线接收 一切换电压V-SW以建立切换记忆胞181。在第一阶段的程序化区间时切换 电压V-SW是在低电压，使得切换记忆胞181作为隔离半导体主体中的区域 183和184之用。在一程序化设置区间时是在此偏压条件，半导体主体10中 的区域184由电容性耦合被自我压升至虚拟漏极电压Vd而响应介于接收 V-PGM的目标字元线与GSL线之间的字元线上的通过电压V-PASS(漏极端)。半 导体主体10中的区域183由耦接位元线31与基板而被预充电至虚拟源极 电压Vs。此电压V-PASS(源极端)被耦接至介于记忆胞181的切换字元线与 第二切换开关43之间的字元线上。在区域184的自我压升电压阶级及在区 域183的参考电压阶级是由于此切换记忆胞181底下的空乏区域所隔离。然 而，在此情况下，虚拟漏极区域184是小的，且因此会具有相对小的电容。小 电容会导致图3中的区域90产生较少数量的热载子，且减少在单一重示化 区间中所能达到的热载子注射数量。

因此，如同图12所示，其为使用一个或多个假字元线(401、402)介于 GSL和此与非门串列的多个记忆胞之间以改善最小程序化效率的一替代实 施例。图12显示类似图11的与非门串列的剖面图。在图12中显示第一阶 段的偏压，其中目标记忆胞480是靠近串列的一尾端，例如靠近接地选择 线GSL。在此条件下，在程序化区间的第一阶段共同源极线30是接地，且 所选取位元线31也耦接至大约为0V。接地选择线GSL 21偏压至大约为0V 使得第一切换开关42是关闭的，将半导体主体自共同源极线CS 30解除耦 接。串列选择线SSL偏压至约VCC而开启第二切换开关43，将半导体主体 与所选取的位元线31耦接。与目标记忆胞480对应的字元线接收程序化脉 冲V-PGM。位于位元线端的目标记忆胞480邻近的字元线接收一切换电压 V-SW以建立记忆胞481作为切换记忆胞。在第一阶段的程序化区间时切换 电压V-SW是在低电压，使得切换记忆胞481作为隔离半导体主体中的区域 483和484。在第一阶段程序化区间时是在此偏压条件，半导体主体10中 的区域484由电容性耦合被自我压升至虚拟漏极电压Vd而响应介于接收 V-PGM的目标字元线与GSL线之间的字元线482及假字元线401、402上的 通过电压V-PASS(漏极端)。半导体主体10中的区域483由耦接位元线31 与基板而被预充电至虚拟源极电压Vs。此电压V-PASS(源极端)被耦接至介 于记忆胞481的切换字元线与第二切换开关43之间的字元线上。电压 V-PASS(源极端)可以是与电压V-PASS(漏极端)，或是不同的电压，端视一 特定应用或程序化条件所需。在区域484的自我压升电压阶级及在区域483 的参考电压阶级是由于此切换记忆胞181底下的空乏区域所隔离。如图所 示，在此情况下，虚拟漏极区域484保证包括假字元线401、402之下的至 少两个记忆胞，且因此会具有足以再程序化区间时诱发较大数量热载子注 射的一电容。必须注意的是，假记忆胞可以在施加共同源极线端作为虚拟 源极的模式时被作为程序化对应字元线482的记忆胞的切换记忆胞。

图13显示一个类似于图12所示的具有假字元线DWL1、DWL2邻接GSL 线的一与非门阵列的简化布局示意图，其中显示字元线和源/漏极串列。因 此，源/漏极串列500-503沿着页面垂直地延伸。水平导线于源/漏极串列 500-503之上。此水平导线包括SSL线、字元线WL0到WL(n-1)及假字元线 DWL1、DWL2。此外，水平导线也包括接地选择线GSL和共同源极线CS。

图14显示一个类似于图12所示的具有假字元线于阵列的另一侧而与 SSL线邻接的一与非门阵列的简化布局示意图，其中显示字元线和源/漏极 串列。因此，源/漏极串列500-503沿着页面垂直地延伸。水平导线于源/ 漏极串列500-503之上。此水平导线包括SSL线、假字元线DWL1、DWL2及 字元线WL0到WL(n-1)。此外，水平导线也包括接地选择线GSL和共同源极 线CS。

图15显示一个类似于图12所示的没有假字元线的一与非门阵列的简 化布局示意图，其中显示字元线和源/漏极串列。然而，字元线逻辑地安排于 一组顶字元线TWL0到TWL(n-1)(图中仅显示TWL(0)到TWL(4))及一组底字 元线BWL0到BTWL(m-1)(图中仅显示BWL(M-5)到TWL(M-1))之中。因此，当 一目标记忆胞落于顶字元线内，此程序化操作被安排使得虚拟漏极区域包 括所有位于底字元线之下的半导体主体区域。在此情况下，可以改善热载 子注射的程序化表现。

图16显示一个类似于图12所示的具有字元线与GSL线邻接及假字元 线与SSL线邻接的一与非门阵列的简化布局示意图，其中显示字元线和源/ 漏极串列。因此，源/漏极串列500-503沿着页面垂直地延伸。水平导线于 源/漏极串列500-503之上。此水平导线包括SSL线、顶字元线TWL1和 TWL2、字元线WL0到WL(n-1)及底字元线BWL1和BWL2。此外，水平导线也 包括接地选择线GSL和共同源极线CS。

图17和图18显示程序化区间使用以诱发此处所描述的提升节点热载 子注射的替代时序安排示意图。这些顺序包括当切换电压V-SW为低准位时 在此程序化区间的第一阶段的至少一部分时间借由串列选择线SSL偏压至 一高准位以开启第二切换开关，以及当切换电压V-SW为高准位时在此程序 化区间的第二阶段的至少一部分时间借由将串列选择线SSL切换至一低准 位以关闭第二切换开关。如图17中所示，在一程序化区间，所选取的位元 线31、接地选择线GSL和共同源极线CS被维持在接地电位，而未选取的位 元线被偏压至约VCC。在此程序化区间开始的时间600，串列选择线SSL偏 压至约VCC而将半导体主体与地耦接。在串列选择线SSL切换至VCC后的 一短暂时间点610，此目标字元线接收程序化脉冲V-PGM电位，邻近切换记忆 胞的字元线接收一切换电压V-SW，其是在低电压而可以关闭此切换记忆胞， 而沿着此与非门串列的其他字元线接收电压V-PASS。如此如同图2A所示一 般设置虚拟源极和虚拟漏极区域。根据图17中的程序，串列选择线SSL在 时间602切换回到地电位而不是如同图3在整个程序化区间继续维持在 VCC。此切换电压V-SW在时间603切换至高准位，其可以与时间602同时。此 程序化区间在时间604结束当程序化电位以及其他信号一同回到地。

如图18中所示，可以在串列选择线SSL切换回到地电位的时间602与 切换电压V-SW切换至高准位的时间605之间加上一延迟时间606。如同之 前，在一程序化区间，所选取的位元线、接地选择线GSL和共同源极线CS 被维持在接地电位，而未选取的位元线被偏压至约VCC。在此程序化区间开 始的时间600，串列选择线SSL偏压至约VCC而将半导体主体与地耦接。在 串列选择线SSL切换至VCC后的一短暂时间点610，此目标字元线接收程序 化脉冲V-PGM电位，而沿着此与非门串列的其他字元线接收电压V-PASS。在 此顺序中，在串列选择线SSL切换回到地电位的一段延迟时间606后，切换 电压V-SW在时间605切换至高准位。此程序化区间在时间604结束当程序 化电位以及其他信号一同回到地。这些将接地选择线GSL和串列选择线SSL 两者关闭的切换程序可以在低功率下操作。

图19显示集成电路的简化示意图，其使用此处所描述的自我压升虚拟 漏极、热载子注射程序化的与非门快闪记忆体。此集成电路810包括使用 电荷捕捉或是浮动栅极记忆胞的一记忆体阵列812，其形成于举例而言，一 半导体基板之上。字元线(列)及串列选择解码器(包括合适的驱动器)814与 多条字元线816、串列选择线、和接地选择线耦接且电性沟通，且沿着记忆 阵列812的列方向排列。位元线(行)解码器及驱动器818与多条位元线820 电性沟通且沿着记忆阵列812的行方向排列，以自阵列812的记忆胞(未示) 读取资料或写入资料至其中。位址是由汇流排822提供给字元线及串列选 择解码器814与位元线解码器818。方块824中的感测放大器与资料输入结 构经由资料汇流排826与位元线解码器818耦接。资料由集成电路810上 的输入/输出埠提供给资料输入线828，或者由集成电路810其他内部/外部 的资料源，输入至方块824中的资料输入结构。其他电路830是包含于集 成电路810之内，例如泛用目的处理器或特殊目的应用电路，或是模组组 合以提供由阵列所支援的系统单晶片功能。资料由方块824中的感测放大 器，经由资料输出线832，提供至集成电路810，或提供至集成电路810内 部/外部的其他资料终端。

在本实施例中所使用的控制器834，使用了偏压调整状态机构836，控 制了偏压调整供应电压及电流源的应用，例如读取、程序化、擦除、擦除 确认以及程序化确认电压或电流施加于字元线或位元线上，并使用存取控 制流程控制了字元线/源极线的操作。该控制器也应用切换序列来诱发此处 所描述的提升-节点热载子程序化。在替代实施例中，该控制器834包括了 通用目的处理器，其可使于同一集成电路，以执行一电脑程序而控制装置 的操作。在又一实施例中，该控制器834是由特殊目的逻辑电路与通用目 的处理器组合而成。

本发明提供与非门快闪记忆体的一种新的程序化方法，其可以因为低 操作电压而抑工艺程序化干扰。根据使用提升节点电位达成的热载子注射 的新的程序化可以使用较低操作电压。由于较低操作电压的结果，此集成 电路中的驱动电路可以仅使用一种金氧半场效晶体管工艺来施作，而不需 要额外的高电压金氧半场效晶体管工艺。

比传统的通道热电子注射操作相较，此位元线电压并不需要克服热电 子注射能障高度。因此，位元线电压可以是VCC或是其他较传统的通道热 电子注射(CHE)程序化电压更低的电压。此外，位元线不会于通道热电子注 射时消耗直流电流。所以，此种新的程序化方法应可以达成低功率消耗。

此外，此程序化方法的字元线电压也是低于传统的与非门快闪记忆体 FN程序化操作所需。因此并不需要非常高电压的驱动装置。此外，通过此 与非门快闪记忆体中穿隧氧化层的垂直电场也小于FN注射所需。因为低电 场需求的结果，可以提升装置的可靠性。

进一步而言，较传统FN程序化操作所需的低程序化和Vpass电压导致 减少字元线间的介电电压，且因此减少因为介于字元线之间的距离缩小所 产生的字元线间的介电崩溃问题。

以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式 上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发 明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利 用上述揭示的方法及技术内容作出些许的更动或修饰为等同变化的等效实 施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以 上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方 案的范围内。