单击电路、发射器及节省发射器启动时间的方法

摘要

一种单击电路、发射器及节省发射器启动时间的方法，该单击电路通过一除频电路依据周期信号产生器所产生的参考周期信号产生除频信号。如此，通过增加除频电路的除频次数即可增加除频信号的周期的数量级，而有效地减小周期信号产生器的RC振荡器的电阻值与电容值。因此，可缩减周期信号产生器的RC振荡器所占的电路面积，而使得单击电路可整合于芯片中。

说明书

技术领域

本发明有关于一种单击电路，更明确地说，有关于一种可 整合于芯片中的单击电路。

背景技术

请参考图1，单击电路用来依据一输入信号S_IN产生延迟信 号S_DELAY。当单击电路接收到表示“致能”的输入信号S_IN时， 单击电路所产生的延迟信号S_DELAY表示“致能”；当输入信号S_IN从表示“致能”切换为表示“不致能”时，单击电路所产生的 延迟信号S_DELAY仍表示“致能”，并维持一延迟时间T_DELAY。单 击电路内部需要有周期信号产生器来产生一参考周期信号，以 控制延迟时间T_DELAY的长度。一般而言，单击电路的周期信号 产生器利用一相移电路(或称RC振荡器)以实施。

然而，当延迟时间T_DELAY的长度较长时，单击电路的RC振 荡器所需的电阻值与电容值较大。换句话说，若要将单击电路 整合于一芯片中，则单击电路的RC振荡器在芯片中会占去太大 的面积而使得芯片的成本上升。因此在现有技术中，单击电路 的RC振荡器的电阻与电容皆设置于芯片外。然而，于印刷电路 板上额外设置电阻与电容仍带给使用者很大的不便。

发明内容

本发明提供一种可整合于芯片中的单击电路。该单击电路 包括一周期信号产生器、一除频电路以及一计数器。该周期信 号产生器依据一输出信号产生一参考周期信号。当该输出信号 表示致能时，该周期信号产生器产生该参考周期信号。该除频 电路依据该参考周期信号产生一除频信号。该计数器用来依据 一输入信号与该除频信号累计一计数值，并比较该计数值与一 临界信号以产生该输出信号。

本发明所述的可整合于芯片中的单击电路，当该输入信号 从表示致能切换为表示不致能时，该输入信号触发该计数器重 置该计数值，且使该计数器依据该除频信号累计该计数值；其 中当该计数值小于该临界信号时，该输出信号表示致能；当该 计数值大于或等于该临界信号时，该输出信号表示不致能。

本发明所述的可整合于芯片中的单击电路，还包括：一逻 辑电路，用来接收该输入信号与该输出信号以产生一延迟信号； 其中当该输入信号表示致能或该输出信号表示致能时，该延迟 信号表示致能；当该输入信号与该输出信号皆表示不致能时， 该延迟信号表示不致能。

本发明所述的可整合于芯片中的单击电路，该计数器累计 该计数值至等于该临界信号所需的时间为一延迟时间；该除频 信号的周期为该参考周期信号的周期的N倍，且N表示一正整 数；该延迟时间可以下式表示：T_DELAY＝2^N×T_REF×S_TH；其中 T_DELAY表示该延迟时间，T_REF表示该参考周期信号的周期，S_TH表示该临界信号。

本发明所述的可整合于芯片中的单击电路，该周期信号产 生器包括：一振荡器，用来产生一振荡信号；以及一与非门， 用来依据该振荡信号与该输出信号进行逻辑运算，以产生该参 考周期信号；其中该振荡器为一相移电路；该除频电路包括： N个D型锁存器，每个D型锁存器皆具有一输入端、一时脉端、 一正输出端以及一负输出端；其中所述N个D型锁存器的一第一 个D型锁存器的时脉端用来接收该参考周期信号，该第一个D 型锁存器的负输出端耦接至该第一个D型锁存器的输入端，该 第一个D型锁存器的正输出端耦接至所述N个D型锁存器的一 第二个D型锁存器的时脉端；其中所述N个D型锁存器的一第K 个D型锁存器的时脉端耦接至所述N个D型锁存器的一第(K-1) 个D型锁存器的正输出端，该第K个D型锁存器的输入端耦接至 该第K个D型锁存器的负输出端，该第K个D型锁存器的正输出 端耦接至所述N个D型锁存器的一第(K+1)个D型锁存器的时脉 端，K为正整数，2≤K≤(N-1)；其中所述N个D型锁存器的一第N 个D型锁存器的输入端耦接至该第N个D型锁存器的负输出端， 该第N个D型锁存器的正输出端用来输出该除频信号。

本发明所述的可整合于芯片中的单击电路，该除频电路还 包括：N个选择电路，分别用来依据N个控制信号选择所述N个 D型锁存器的一第1个D型锁存器输出该除频信号，I表示正整 数，且1≤I≤N；其中当所述N个控制信号的一第I个控制信号表 示除频时，所述N个D型锁存器的该第I个D型锁存器的正输出端 耦接至该计数器，以输出该除频信号至该计数器；其中该计数 器累计该计数值至等于该临界信号所需的时间为一延迟时间， 该延迟时间可以下式表示：T_DELAY＝2^I×T_REF×S_TH；其中T_DELAY表示该延迟时间，T_REF表示该参考周期信号的周期，S_TH表示该 临界信号。

本发明还提供一种可缩短启动时间的发射器，用来依据一 输入信号发射一放大信号，包括：一锁相回路，用来依据一延 迟信号产生一参考频率信号；其中当该延迟信号表示致能时， 该锁相回路产生该参考频率信号；一功率放大器，用来依据该 输入信号与该参考频率信号产生该放大信号；以及一根据权利 要求3所述的单击电路，用来依据该输入信号产生该延迟信号， 其中当该输入信号从表示致能切换为表示不致能时，该单击电 路所产生的该延迟信号仍表示致能并维持一延迟时间，而使该 锁相回路于该延迟时间内仍维持产生该参考频率信号。

本发明所述的可缩短启动时间的发射器，该发射器还包括 一缓冲电路，该缓冲电路用来修整该输入信号的波形；该缓冲 电路包括M个串联连接的反相器，且M表示一偶数。

本发明另提供一种用来节省发射器的启动时间的方法。该 发射器用来依据一输入信号发射一放大信号。该发射器具有一 锁相回路以及一功率放大器。该锁相回路用来产生一参考频率 信号。该功率放大器用来依据该输入信号与该参考频率信号产 生该放大信号。该方法包括提供一单击电路、该单击电路依据 该输入信号产生一延迟信号，以及依据该延迟信号控制该锁相 回路产生该参考频率信号。

本发明所述的用来节省发射器的启动时间的方法，依据该 延迟信号控制该锁相回路以产生该参考频率信号包括：当该延 迟信号表示致能时，该锁相回路产生该参考频率信号；该单击 电路依据该输入信号产生该延迟信号包括：当该输入信号表示 致能时，产生表示致能的该延迟信号；当该输入信号从表示致 能切换为表示不致能时，该延迟信号仍表示致能并维持一延迟 时间，而使该锁相回路于该延迟时间内仍维持产生该参考频率 信号。

本发明可缩减周期信号产生器的RC振荡器所占的电路面 积，而使得单击电路可整合于芯片中。

附图说明

图1为说明现有技术的单击电路所产生的延迟信号的波形 图。

图2为本发明的单击电路的示意图。

图3为说明于延迟时间内输入信号再次触发本发明的单击 电路的示意图。

图4为本发明的周期信号产生器的示意图。

图5为本发明的除频电路的第一实施例的示意图。

图6为本发明的除频电路的第二实施例的示意图。

图7为本发明的发射器的示意图。

图8为本发明的缓冲电路的示意图。

附图中符号的简单说明如下：

200、730：单击电路             210：周期信号产生器

211：振荡器                    212：与非门

220：除频电路                  230：计数电路

231：计数器                    232：逻辑电路

520：除频电路                  700：发射器

710：缓冲电路                  720：功率放大器

740：锁相回路                  C：控制端

C₁：电容                       CLK：时脉端

D、I：输入端                   EN：致能端

INV₁～INV₂、INV_B1～INV_BM：反相器

L₁～L_N：D型锁存器              Q、QN、O₁、O₂：输出端

R：重置端                      R₁、R₂：电阻

S_C1～S_CN：控制信号             S_DELAY：延迟信号

S_FD：除频信号                  S_IN：输入信号

S_OSC：振荡信号                 S_OUT：输出信号

S_PA：放大信号                  S_REF：参考周期信号

S_REFQ：参考频率信号            S_TH：临界信号

SL₁～SL_N：选择电路

T_DELAY、T_DELAY1、T_DELAY2：延迟时间。

具体实施方式

请参考图2，图2为说明本发明的可整合于芯片中的单击电 路200的示意图。单击电路200包括一周期信号产生器210、一除 频电路220以及一计数电路230。周期信号产生器210依据一输出 信号S_OUT产生参考周期信号S_REF。更明确地说，周期信号产生 器210的致能端EN接收输出信号S_OUT。因此，当输出信号S_OUT表示“致能”时，周期信号产生器210产生参考周期信号S_REF。 除频电路220依据该参考周期信号S_REF产生除频信号S_FD。换句 话说，除频信号S_FD的周期为参考周期信号S_REF的周期的X倍(X 表示一正整数)。计数电路230包括一计数器231以及一逻辑电路 232。计数器231依据输入信号S_IN与除频信号S_FD以累计一计数 值N_C，且计数器231比较计数值N_C与一临界信号S_TH以产生一输 出信号S_OUT。当输入信号S_IN从表示“致能”切换为表示“不致 能”时，输入信号S_IN输入计数器231的重置端R而触发计数器231 重置计数值N_C为一已知值N_PRE1(如归零)，且使计数器231依据 除频信号S_FD以累计计数值N_C。举例而言，每当计数器231接收 到除频信号S_FD，计数器231就将计数值N_C增加一已知值 N_PRE2(如增加1)。当计数值小于临界信号S_TH时，计数器231产生 表示“致能”的输出信号；当计数值N_C大于或等于临界信号S_TH时，计数器231产生表示“不致能”的输出信号。逻辑电路232 接收输入信号S_IN与输出信号S_OUT以产生延迟信号S_DELAY。更明 确地说，当输入信号表示“致能”或输出信号S_OUT表示“致能” 时，延迟信号S_DELAY表示“致能”。当输入信号S_IN与输出信号S_OUT皆表示“不致能”时，延迟信号S_DELAY表示“不致能”。以下将 更进一步说明单击电路200的工作原理。

单击电路200所产生的延迟信号S_DELAY的波形与图1类似。 当输入信号S_IN表示“致能”时，单击电路200的逻辑电路232产 生表示“致能”的延迟信号S_DELAY。当输入信号S_IN从表示“致 能”切换为表示“不致能”时，逻辑电路232所产生的延迟信号 S_DELAY的逻辑取决于计数器231的输出信号S_OUT。当输入信号S_IN从表示“致能”切换为表示“不致能”时，此时输入信号S_IN触发计数器231重置计数值N_C为已知值N_PRE1(如归零)，且使计 数器231依据除频信号S_FD以累计计数值N_C。由于此时计数值N_C小于临界信号S_TH，因此计数器231所产生的输出信号S_OUT表示 “致能”。如此，逻辑电路232所产生的延迟信号S_DELAY也会表 示“致能”。当经过一延迟时间T_DELAY后，计数器231累计计数 值N_C至等于临界信号S_TH，此时计数器231所产生的输出信号 S_OUT切换为表示“不致能”。因此，逻辑电路232所产生的延迟 信号S_DELAY也会切换为表示“不致能”。也就是说，当单击电路 200接收到表示“致能”的输入信号S_IN时，单击电路200所产生 的延迟信号S_DELAY表示“致能”；当输入信号S_IN从表示“致能” 切换为表示“不致能”时，单击电路200所产生的延迟信号S_DELAY仍表示“致能”，并维持一段延迟时间T_DELAY1。此外，当输入 信号S_IN从表示“致能”切换为表示“不致能”之后，若单击电 路200于延迟时间T_DELAY1内又接收到表示“致能”的输入信号 S_IN(如图3所示)，此时由于当输入信号S_IN再次从表示“致能” 切换为表示“不致能”会再次触发计数器231，而使计数器231 再次重置计数值N_C，因此需再经过延迟时间T_DELAY2(其中延迟 时间T_DELAY1、T_DELAY2的长度皆等于T_DELAY)，计数器231才会累 计计数值N_C至临界信号S_TH，而使得单击电路200所产生的延迟 信号S_DELAY从表示“致能”切换为表示“不致能”。换句话说， 当单击电路200于延迟时间(T_DELAY1)内接收到表示“致能”的输 入信号S_IN时，输入信号S_IN会再次触发单击电路200，而使得计 数器232的计数值N_C重新计算。如此，单击电路200所产生的延 迟信号S_DELAY维持表示“致能”的延迟时间T_DELAY也重新计算。

此外，设每次计数器231接收到除频信号S_FD时，计数器231 将计数值N_C增加1，且除频信号S_FD的周期为参考周期信号S_REF的周期的2^N倍。因此计数器231累计计数值N_C至等于临界信号 S_TH所需的时间(延迟时间T_DELAY)的长度可以下式表示：

T_DELAY＝2^N×T_REF×S_TH    (1)；

T_REF表示参考周期信号S_REF的周期。由式(1)可知，相较于 现有技术的单击电路，本发明的单击电路200可通过提高N，即 可提高延迟时间T_DELAY的数量级。换句话说，只要将除频电路 220的除频次数(N)增加，即可缩短参考周期信号S_REF的周期 T_REF。如此一来，当以RC振荡器实施周期信号产生器210时， 可减少RC振荡器的电阻值与电容值。换句话说，单击电路200 通过将除频电路220的除频次数(N)增加，可有效地缩减单击电 路200的RC振荡器在芯片所占的电路面积，因此本发明的单击 电路200可整合于芯片中。此外，由式(1)可知，使用者可通过 调整临界信号S_TH的值以调整延迟时间T_DELAY的长度，如此带给 使用者设计上更大的弹性。

请参考图4，图4为说明本发明的周期信号产生器210的示意 图。周期信号产生器210包括一振荡器(RC振荡器)211以及一与 非门(NAND gate)212。振荡器211包括电阻R₁与R₂、电容C₁以及 反相器INV₁与INV₂。振荡器211用来产生一振荡信号S_OSC，且振 荡信号S_OSC的周期的长度取决于电阻R1、R2的电阻值与电容C₁的电容值。与非门212依据振荡信号S_OSC与输出信号S_OUT进行逻 辑运算，以产生参考周期信号S_REF。更明确地说，当输出信号 S_OUT表示“致能”时，与非门212输出振荡器211的振荡信号S_OSC作为参考周期信号S_REF；反之，当输出信号S_OUT表示“不致能” 时，与非门212不输出振荡器211的振荡信号S_OSC。

请参考图5，图5为本发明的除频电路的第一实施例520的示 意图。除频电路520可用来实施图2中的除频电路220。除频电路 520包括D型锁存器L₁～L_N。每个D型锁存器皆具有一输入端D、 一时脉端CLK、一正输出端Q以及一负输出端QN，其耦接关系 如图5所示。在除频电路520中，D型锁存器L₁的正输出端Q所输 出的信号的周期为参考周期信号S_REF的2倍；D型锁存器L₂的正 输出端Q所输出的信号的周期为参考周期信号S_REF的2²倍；依此 类推，可知D型锁存器L_N的正输出端Q所输出的信号(即为除频 信号S_FD)的周期为参考周期信号S_REF的2^N倍。换句话说，增加除 频电路520中D型锁存器的数量N，即可增加除频电路520的除频 次数，以提高除频信号S_FD的周期的数量级。

请参考图6，图6为本发明的除频电路的第二实施例620的示 意图。相较于除频电路520，除频电路620还包括选择电路 SL₁～SL_N。每个选择电路皆具有一输入端I、输出端O₁与O₂以及 控制端C。选择电路SL₁～SL_N的输入端I分别耦接至D型锁存器 L₁～L_N的正输出端Q。选择电路SL₁～SL_(N-1)的输出端O₁分别耦接 至D型锁存器L₂～L_N的时脉端CLK。选择电路SL₁～SL_N的输出端 O₂耦接至图2中的计数器231。选择电路SL₁～SL_N的控制端C分别 用来接收控制信号S_C1～S_CN。当控制信号S_C1～S_CN表示“时脉” 时，选择电路SL₁～SL_N的输入端I耦接至各自的输出端O₁；当控 制信号S_C1～S_CN表示“除频”时，选择电路SL₁～SL_N的输入端I 耦接至各自的输出端O₂。因此，当控制信号S_C1～S_CN之中的控制 信号S_CI表示“除频”且其他控制信号表示“时脉”时，此时D 型锁存器L_I的正输出端Q通过选择电路SL_I而耦接至计数器231。 换句话说，此时D型锁存器L_I的正输出端Q所输出的信号会被用 来作为除频信号S_FD。也就是说，选择电路SL₁～SL_N依据控制信 号S_C1～S_CN，可在D型锁存器L₁～L_N中选择一D型锁存器(L_I)输出 除频信号S_FD。此时，由于除频信号S_FD的周期为参考周期信号 的周期T_REF的2^I倍，因此单击电路200的延迟时间T_DELAY可以下 式表示：

T_DELAY＝2^I×T_REF×S_TH    (2)；

因此，由式(2)可知，通过除频电路620的设计，输入适当 的控制信号S_C1～S_CN即可动态调整延迟时间T_DELAY的长度的数 量级，而带给使用者更大的方便。

请参考图7，图7为本发明的发射器700的示意图。发射器700 用来依据输入信号S_IN产生一放大信号S_PA。举例而言，发射器 700为一遥控器，使用者可通过遥控器以发送输入信号S_IN。发 射器700包括一缓冲电路710、一功率放大器720、一单击电路730 以及一锁相回路740。缓冲电路710用来修整输入信号S_IN的波 形。单击电路730可以类似单击电路200的方式实施。锁相回路 740用来产生一参考频率信号S_RFEQ。举例而言，若发射器700所 发射的信号的频率为900MHz，则锁相回路740需产生一频率为 900MHz的参考频率信号S_REFQ提供给功率放大器720。在本发明 的发射器700中，单击电路730所产生的延迟信号S_DELAY控制锁 相回路740。当延迟信号S_DELAY表示“致能”时，锁相回路740 产生参考频率信号S_REFQ；当延迟信号S_DELAY表示“不致能”时， 锁相回路740不产生参考频率信号S_REFQ。功率放大器720用来依 据输入信号S_IN与参考频率信号S_REFQ以产生放大信号S_PA。

在现有技术中，发射器的锁相回路由输入信号S_IN所控制， 举例而言，当输入信号S_IN表示“致能”时，锁相回路产生参考 频率信号S_REFQ；当输入信号S_IN表示“不致能”时，锁相回路不 产生参考频率信号S_REFQ。然而，由于锁相回路产生参考频率信 号S_REFQ时，需先经过一段锁频时间才能锁定频率，因此造成当 使用者通过发射器陆陆续续发射信号时，发射器每次都须等待 锁相回路重新锁定频率后才可发射信号。在本发明的发射器700 中，通过单击电路730的延迟信号S_DELAY可延迟锁相回路740的 关闭时间。举例而言，当输入信号S_IN从表示“致能”切换为表 示“不致能”时，单击电路730所产生的延迟信号S_DELAY仍表示 “致能”并维持一段延迟时间T_DELAY，而使锁相回路740于延迟 时间T_DELAY内仍维持产生参考频率信号S_REFQ。换句话说，当使 用者通过本发明的发射器700陆陆续续发射信号时，输入信号 S_IN会持续地重新触发单击电路730以延长延迟信号S_DELAY表示 “致能”的时间，如此可使锁相回路740保持于锁定频率的状态， 因此发射器700可直接发射信号。也就是说，通过单击电路730 的延迟信号S_DELAY以延迟锁相回路740的关闭时机，可缩短发射 器700的启动时间。

请参考图8，图8为本发明的缓冲电路710的示意图。缓冲电 路710包括反相器INV_B1～INV_BM，其中M表示偶数。

综上所述，本发明提供一种可整合于芯片中的单击电路。 在本发明的单击电路中，除频电路依据周期信号产生器的参考 周期信号，以产生除频信号。当输入信号从表示“致能”切换 为表示“不致能”时，输入信号触发计数器重置一计数值。计 数器依据除频信号累计一计数值，并比较计数值与一临界信号 以产生输出信号。逻辑电路依据输出信号与输入信号可产生延 迟信号。如此，通过提高除频电路的除频次数以增加除频信号 的周期的数量级，可有效地减小周期信号产生器的振荡器的电 阻值与电容值，而使得本发明的单击电路可整合于芯片中。此 外，本发明另提供一种发射器，本发明的发射器通过单击电路 所输出的延迟信号以控制锁相回路产生参考频率信号。换句话 说，本发明的发射器通过单击电路所输出的延迟信号，可延迟 锁相回路的关闭时机，如此，可使锁相回路保持于锁定频率的 状态，以缩短发射器于发射信号时的启动时间，带给使用者更 大的便利。

以上所述仅为本发明较佳实施例，然其并非用以限定本发 明的范围，任何熟悉本项技术的人员，在不脱离本发明的精神 和范围内，可在此基础上做进一步的改进和变化，因此本发明 的保护范围当以本申请的权利要求书所界定的范围为准。