最小化对存储器阵列及支持电路的位干扰及电压耐受要求的用于对N沟道金属氧化物半导体电可擦除可编程只读存储器单元阵列进行编程及擦除的方法

摘要

本发明提供一种用于对NMOS电可擦除可编程只读存储器(EEPROM)单元阵列进行编程及擦除的方法，其最小化对所述存储器阵列单元及支持电路的位干扰及高电压要求。另外，可通过形成其上制作有独立可编程存储器段的多个电隔离的P阱将所述N沟道存储器单元阵列分离成所述存储器段。举例来说，可通过p-n结隔离或电介质隔离来形成所述多个电隔离的P阱。

说明书

相关申请案交叉参考

本申请案是以下专利申请案的部分接续申请案且主张其优先权：序列号为 11/421,734的共同拥有的美国专利申请案；2006年6月1日提出申请；现在为第 7,466,591号美国专利；2008年12月16日颁布；标题为“用于对N沟道金属氧化物 半导体电可擦除可编程只读存储器单元阵列进行编程及擦除的方法最小化对存储器阵 列及支持电路的位干扰及电压耐受要求(A Method for Programming and Erasing an  Array of NMOS EEPROM Cells That Minimizes Bit Disturbances and Voltage Withstand  Requirements for the Memory Array and Supporting Circuits)”，由杰弗里·A.·施尔德 (Jeffrey A.Shield)、肯特·D.·休伊特(Kent D.Hewitt)及唐纳德·S.·戈伯(Donald S. Gerber)提出；且出于所有目的而特此以引用的方式并入本文中。

技术领域

本发明涉及半导体装置，且更具体来说涉及可以对存储器阵列单元及支持电路的 最小位干扰及电压耐受要求进行编程及擦除的N沟道电可擦除可编程只读存储器 (EEPROM)(下文称存储器)装置。

背景技术

制作电可擦除可编程只读存储器(EEPROM)的惯例是由于较简单的制造工艺及 较低的编程电压而在P阱衬底上方制作N沟道单元。凯伍德(Caywood)所使用的在 标题为“低压单供应互补金属氧化物半导体电可擦除只读存储器(Low Voltage Single  Supply CMOS Electrically Erasable Read-Only Memory)”的第5,986,931号美国专利中 所揭示的方法精密地制作相反配置(即，P沟道装置位于N阱上方，所述N阱本身驻 存于P型衬底中)，所述专利是第5,790,455号美国专利及第5,986,931号美国专利(凯 伍德2)及5,790,455号美国专利(凯伍德1)的部分接续案，其出于所有目的而以引 用的方式并入本文中。凯伍德方法的新颖性是在维持凯伍德之前的相关技术中所见的 类似写入速度的同时减小擦除及写入装置所需的所施加电压的量值以及消除相关技术 中的功能上必需的某些组件。

参考图1，其图解说明N沟道记忆体装置相关技术。每一存储器晶体管(MEM) 需要行选择晶体管(SEL)，其控制从位线(BL)接收的数据。此外，如果需要字节 寻址，那么装置针对每八个存储器晶体管包含一字节选择晶体管(BYTE)。随着P 沟道/N阱装置的出现，由凯伍德解决的问题是行选择晶体管的消除。甚至在凯伍德之 后，字节选择仍需要字节选择晶体管的存在。字节选择晶体管的消除导致在擦除操作 之后必须对整个行进行重编程的不合意效应。

参考图2，针对单个存储器晶体管1概括地图解说明凯伍德方法。在P型衬底2 内形成N阱3。在N阱3内形成漏极4及源极5的P沟道。在漏极4及源极5的有源 区域之后形成存储器晶体管1的多晶硅1或浮动栅极6。在所述浮动栅极上方制作所 述存储器晶体管的多晶硅2或控制电极7。各种非导电层8使P沟道4及5、浮动栅极 6与控制电极7彼此绝缘。

图3图解说明成阵列的多个单元行100(通常连接到存储器晶体管的栅极电极) 及多个列200(通常连接到存储器晶体管的源极及漏极电极)，其中单个N阱300衬 底上存在单元行及单元列两者。如图3中所展示的凯伍德P沟道存储器阵列的限制是， 在特定操作期间必须选择、因此必须写入或擦除任一特定行中的所有存储器单元。

或者如所述(如凯伍德所揭示)，所述单元行未经分段使得所述单元行中的一些 存储器单元可选择用于写入而所述行中的其它存储器单元未经选择。因此，为对单个 存储器单元的内容进行编程，则必须对整个单元行进行编程以改变一个存储器单元中 的数据。

在许多应用中，需要改变一次一个字节地改变存储器阵列中的数据。在N沟道装 置现有技术中，此特征通过针对每八个存储器晶体管包含一字节选择晶体管(BYTE) 来实现，如图1中所展示。此方法的缺点是对硅面积的需求增加以适应字节选择晶体 管(BYTE)的额外开销。举例来说，仅从晶体管视角来看，用于每八个存储器晶体 管的字节选择晶体管(BYTE)需要11％额外开销(即，1/9)。

此外，一次改变一个字节的能力将给出胜过行选择存储器阵列的耐久性优点，这 是因为与整个行相比，仅一个单元字节将需要经历编程循环的电应力。半导体存储器 制作领域的技术人员已熟知，EEPROM故障的一个原因可归因于过多擦除/写入操作。

随着以更小的几何形状制作存储器单元及支持电路晶体管电路，电压击穿变得越 来越成问题。由于与读取操作相比擦除及写入操作需要相对高的电压，因此较小几何 形状电路元件受到比使用较大几何形状晶体管的较老技术存储器单元及支持电路大的 电压应力。

发明内容

因此，需要一种编程及擦除NMOS EEPROM单元阵列的方式，其最小化编程及 擦除期间的位干扰且通过针对最低电压应力偏置单元元件来最小化对存储器阵列及支 持电路的电压耐受要求。

另外，可通过在EEPROM阵列内提供独立可编程存储器段而并非借助字节选择 晶体管来将字节可选择性有利地用于N沟道/P阱EEPROM技术。此可通过提供如下 的N沟道/P阱电可擦除可编程只读存储器阵列来实现：通过在所述阵列的深N阱内制 作多个P阱或通过将所述阵列的P阱分段成所述深N阱中的若干子P阱而划分成存储 器阵列内的独立可编程存储器段。不需要字节选择晶体管便可实现所述独立可编程存 储器段。可用p-n结隔离来完成在深N阱内形成多个P阱。可通过电介质隔离来完成 对存储器阵列的P阱进行分段。

根据本发明，存储器阵列可包括位于P型衬底中的深N阱内的多个P阱，且所述 多个P阱中的每一者包括多个独立可编程存储器段。每一独立可编程存储器段由M个 存储器单元列及N个存储器单元行构成。每一独立可编程存储器段可驻存于唯一且单 独的P阱内。因此，每一P阱含有一独立可编程存储器段。

存储器阵列可包括位于P型衬底内的深N阱内的P阱，其中所述P阱被分段成 多个电隔离的子P阱、所述多个电隔离的子P阱中的每一者内的M个存储器晶体管列 及所述多个电隔离的子P阱中的每一者内的N个存储器晶体管行。

在写入及擦除操作期间使用对存储器单元及支持电路晶体管元件、P阱及深N阱 的正与负偏置的组合以减小元件之间的电压电位耐受要求。举例来说，对于十五(15) 伏编程方法，在编程及擦除操作期间使用约四(4)伏位线偏置最小化单元干扰且将单 元结电压要求减小到约十一(11)伏。在编程操作期间使用约四(4)伏字线偏置最小 化单元干扰。在编程及擦除操作期间针对每一P阱使用单独的源极选择晶体管偏置(其 中每一源极选择晶体管的漏极及栅极耦合到P阱电压电位)最小化对源极选择晶体管 的电压耐受要求。在擦除操作期间使用约四(4)伏字线偏置最小化对行驱动器的电压 耐受要求。

全部由戈伯等人提出的共同拥有的第6,222,761B1号、第6,236,595B1号、第 6,300,183B1号及第6,504,191B2号美国专利揭示具有独立可编程存储器段的PMOS EEPROM，所有这些专利出于所有目的而以引用的方式并入本文中。

根据本发明的特定实例性实施例，一种擦除存储器阵列的多个存储器段中的位于 P型衬底的深N阱中的P阱内的选定存储器段的方法包括以下步骤：将所述深N阱设 定为正电压；将所述P阱设定为所述正电压；将多个字线中的选定字线设定为负电压； 将所述多个字线中的未选字线设定为大致零伏；将多个位线设定为所述正电压；将源 极选择栅极线设定为所述正电压；及将源极选择漏极线设定为所述正电压，其中擦除 所述多个存储器段中的位于所述P阱内且耦合到所述多个字线中的所述选定字线的所 述选定存储器段。

根据本发明的另一特定实例性实施例，一种擦除存储器阵列中的多个存储器段中 的选定存储器段的方法(所述存储器阵列包括位于P型衬底内的深N阱中的多个P阱， 其中所述多个存储器段中的每一者驻存于所述多个P阱中的相应P阱内)包括以下步 骤：将所述深N阱设定为第一电压；将所述多个P阱中的选定P阱设定为第二电压； 将所述多个P阱中的未选P阱设定为第三电压；将多个字线中的选定字线设定为第四 电压；将所述多个字线中的未选字线设定为第五电压；将所述多个P阱中的所述选定 P阱中的第一多个位线设定为第六电压；将所述多个P阱中的所述未选P阱中的第二 多个位线设定为第七电压；将与所述多个P阱中的所述选定P阱相关联的第一源极选 择栅极线设定为第八电压；将与所述多个P阱中的所述选定P阱相关联的第一源极选 择漏极线设定为第九电压；将与所述多个P阱中的所述未选P阱相关联的第二源极选 择栅极线设定为第十电压；将与所述多个P阱中的所述未选P阱相关联的第二源极选 择漏极线设定为第十一电压；其中擦除所述多个存储器段中的位于所述多个P阱中的 所述选定P阱内且耦合到所述多个字线中的所述选定字线的所述选定存储器段。

根据本发明的又一特定实例性实施例，一种对存储器阵列中的多个存储器段中的 至少一者进行编程的方法(所述存储器阵列包括位于P型衬底内的深N阱中的多个P 阱，其中所述多个存储器段中的每一者驻存于所述多个P阱中的相应P阱内)包括以 下步骤：将所述深N阱设定为正电压；将所述多个P阱中的一者设定为第一负电压； 将所述多个P阱中的未选P阱设定为第二负电压；将多个字线中的选定字线设定为所 述正电压；将所述多个字线中的未选字线设定为所述第二负电压；将多个位线中的选 定至少一者设定为所述第一负电压；将所述多个位线中的未选位线设定为第三电压； 将与所多个P阱中的所述选定P阱的第一源极选择栅极线设定为所述第一负电压；将 所述多个P阱中的所述选定P阱的第一源极选择漏极线设定为所述第一负电压；将所 述多个P阱中的所述未选P阱的第二源极选择栅极线设定为所述第二负电压；及将所 述多个P阱中的所述未选P阱的第二源极选择漏极线设定为所述第二负电压，其中对 所述多个存储器段中的耦合到所述多个字线中的所述选定字线及所述多个位线中的所 述选定至少一者的所述选定至少一者进行编程。

根据本发明的再一特定实例性实施例，一种对存储器阵列中的多个存储器段中的 选定存储器段进行编程的方法(所述存储器阵列包括位于P型衬底内的深N阱中的多 个P阱，其中所述多个存储器段中的每一者驻存于所述多个P阱中的相应P阱内)包 括以下步骤：将所述深N阱设定为第一电压；将所述多个P阱中的一者设定为第二电 压；将所述多个P阱中的其它P阱设定为第三电压；将多个字线中的一者设定为第四 电压；将所述多个字线中的其它字线设定为第五电压；将多个位线中的至少一者设定 为第六电压；将所述多个位线中的其它位线设定为第七电压；将与所述多个P阱中的 所述一者相关联的第一源极选择栅极线设定为第八电压；将与所述多个P阱中的所述 一者相关联的第一源极选择漏极线设定为第九电压；将与所述多个P阱中的所述其它 P阱相关联的第二源极选择栅极线设定第十电压；及将与所述多个P阱中的所述其它 P阱相关联的第二源极选择漏极线设定为第十一电压，其中对所述多个存储器段中的 耦合到所述多个字线中的所述一者及所述多个位线中的所述至少一者的所述选定存储 器段进行编程。

附图说明

结合附图参考下文描述可获取对本发明的揭示内容的更全面理解，在附图中：

图1是相关技术中的字节可选择N沟道存储器单元的示意图，所述存储器单元并 入有字节选择晶体管及行选择晶体管；

图2是相关技术P沟道存储器晶体管的横截面；

图3是其中P沟道存储器晶体管矩阵驻存于单个N阱中的相关技术的示意性图解 说明；

图4是根据本发明的特定实例性实施例在深N阱内包括两个P阱且每一P阱具有 独立可编程存储器段的N沟道存储器阵列的示意性图解说明；

图5是如图4中所图解说明的深N阱内的多个P阱的特定实例性实施例的示意性 横截面立面图；

图6是图4中所图解说明的N阱的P阱分段沟槽化的特定实例性实施例的示意性 横截面立面图；

图7是根据本发明的特定实例性实施例的图4中所图解说明的N沟道存储器阵列 的示意性电路图；

图8A及8B是根据本发明的特定实例性实施例的图7中所图解说明的N沟道存 储器阵列电路的字节擦除操作的电压矩阵图表；且

图9A及9B是根据本发明的特定实例性实施例的图7中所图解说明的N沟道存 储器阵列电路的位编程操作的电压矩阵图表。

尽管本发明易于作出各种修改及替代形式，但在图式中是显示并在本文中详细描 述其特定实例性实施例。然而，应了解，本文对特定实例性实施例的说明并非打算将 本发明限定于本文所揭示的特定形式，而是相反，本发明打算涵盖所附权利要求书所 界定的所有修改及等效形式。

具体实施方式

现在参考图式，其示意性地图解说明实例性实施例的细节。图式中，相同的元件 将由相同的编号表示，且相似的元件将由带有不同小写字母后缀的相同编号表示。

参考图4，其描绘根据本发明的特定实例性实施例的在深N阱内包括两个P阱且 每一P阱具有独立可编程存储器段的N沟道存储器阵列的示意性图解说明。由编号10 大体表示的N沟道存储器阵列包括深N阱304(例如，参见图5及6)内的多个P阱 (例如，301及302)及多个独立可编程存储器段。每一独立可编程存储器段由展示为 单元行100及单元列200的存储器单元晶体管矩阵构成。图4的实施例将存储器阵列 10的16个单元列200及多个单元行100分段成分别驻存于P阱301及302内且以虚 线展示的两个独立可编程存储器段。P阱301与302彼此电分离。

在本发明的特定实例性实施例中，每一P阱段内存在八个存储器晶体管列，借此 包括字节(8位)段。每一P阱内存在共同数目个单元行100，且行100的总数目由存 储器阵列10的所要大小确定。在图4中，图解说明N个存储器晶体管行。图4中未 展示但在下文论述且在后续图示中展示的是阵列10的每一列200的底部处的源极选择 晶体管(参见图7中的源极选择晶体管501到516)。

在图4中所展示的实施例中，以字节格式显示仅两个P阱及两个独立可编程存储 器段，例如，每存储器段8个单元列或总共16个单元列。然而，所属领域的技术人员 将认识到可能有额外P阱分段，因此产生呈字节格式的额外独立可编程存储器段。因 此，对于字节格式存储器阵列10，独立可编程存储器段的数目乘以八(例如，每存储 器段单元列200的数目)等于阵列10中的单元列200的总数目。

此外，所述独立可编程存储器段中的每一者可由M个单元列构成，其中M小于 或大于一字节。作为字节格式的替代方案，单元列200的数目M包含但不限于：每一 独立可编程存储器段2个、4个、16个、32个、64个等单元列200。根据本发明的特 定实例性实施例容易地实施这些各种存储器阵列10几何结构。

每一独立可编程存储器段可由多个独立可编程存储器单位构成。将独立可编程存 储器单位界定为给定单元行100所共有且在单个独立可编程存储器段内的那些单元列 200。单元列200与单元行100的相交界定可为单个存储器晶体管的存储器单元。因此， 对于图4中所图解说明的特定实例性实施例几何形状，每一独立可编程存储器单位由 八个存储器单元构成。此外，给定独立可编程存储器段的独立可编程存储器单位的总 数目等于单元行100的总数目(N)。

独立可编程存储器单位的功能相关性可为如下。单个独立可编程存储器单位界定 存储器阵列10的可由下文所描述的写入及擦除存储器操作寻址的最小或最窄部分。另 外，共用单元行100内的所有独立可编程存储器单位可由读取、写入及擦除存储器操 作同时寻址。

参考图5，其描述如图4中所图解说明的深N阱内的多个P阱的特定实例性实施 例的示意性横截面立面图。P阱301及P阱302形成于深N阱304中。深N阱304形 成于P型衬底308中。

参考图6，其描绘如图4中所图解说明的N阱的P阱分段沟槽化的特定实例性实 施例的示意性横截面立面图。P阱301a及P阱302a是通过用延伸到深N阱304中且 填充有绝缘材料的沟槽306划分单个P阱来形成的。深N阱304形成于P型衬底308 中。

参考图7，其描绘根据本发明的特定实例性实施例的图4中所图解说明的N沟道 存储器阵列的示意性电路图。存储器阵列10由布局成典型的列/行矩阵的多个N沟道 存储器晶体管401-1到416-n构成。还展示一行N沟道源极选择晶体管501到516。 每一位线BL1到BL16仅需要一个源极选择晶体管501到516。

围绕一单元群组绘制的虚线展示两个单独的P阱与伴随的独立可编程存储器段。 P阱301内含有8个存储器晶体管列(为清晰起见仅展示三个)及N个存储器晶体管 行。P阱302等同于P阱301，然而，P阱302与P阱301电隔离。注意，每一独立可 编程存储器段对应于一P阱，且因此P阱的数量等于独立可编程存储器段的数量。以 实线框702包封P阱301中的左上部独立可编程存储器单位以指示这是用于下文中所 描述的写入、擦除及读取操作的目标独立可编程存储器单位(例如，目标字节)。

每一行的N沟道存储器晶体管401-1到416-n的控制电极分别连接到共用字线 WL1到WLn。任一特定列的存储器晶体管的漏极电极分别连接到共用位线BL1到 BL16。特定列中的每一存储器晶体管的源极电极共同地连接到源极选择晶体管501到 516(SL1到SL16)中的相应一者。每一P阱的源极选择晶体管由分别连接到所述源 极选择晶体管的栅极及漏极的两个控制线SSG及SSD控制。因此，P阱301中的源极 选择晶体管501到508由控制线SSG1及SSD1控制，且P阱302中的源极选择晶体 管509到516由控制线SSG2及SSD2控制。P阱301及P阱302处的电压电位还可独 立地控制(如分别由节点704及706表示)，以独立地选择仅对某一P阱内含有的存 储器段的擦除、编程或读取操作。然而，涵盖以下情况且其在本发明的范围内：NMOS  EEPROM的深N阱中可仅存在一个P阱，从而使用电压组合来选择字节擦除、位编 程或读取操作。

在本发明中，为实现一致的术语，将遵循IEEE标准1005。将写入或编程存储器 单元位定义为将电子置于存储器晶体管的浮动栅极上。将擦除定义为将电子从存储器 晶体管的浮动栅极移除。通过将不同的电压组合施加到字线WLx、位线BLx、源极选 择晶体管栅极SSGx、源极选择晶体管漏极SSDx及P阱上来执行各种写入、擦除及读 取操作，如下文中更全面地描述。

参考图8A及8B，其描绘根据本发明的特定实例性实施例的图7中所图解说明的 N沟道存储器阵列电路的字节擦除操作的电压矩阵图表。对于擦除操作，字线WLx 可处于接地电位下，例如，零(0)伏，或者处于某一相对高的编程电压下，例如，约 负十一(-11)伏。为了擦除目标独立可编程存储器单位(例如，目标字节)，经由 WL1控制线将存储器晶体管401-1到416-1(图7)的栅极驱动为约-11伏。由相对于 偏置为约4伏的P阱301为相对高的电压电位产生的电场致使电子从晶体管401-1到 408-1(图7)的浮动栅极隧穿跨越电介质层且隧穿到P阱，因此擦除晶体管401-1到 408-1(图7)。

相反地，使用WL2作为实例，将存储器晶体管401-2到408-2的控制电极偏置为 约0伏，且将P阱301偏置为约4伏。在这些条件下，由于这些存储器晶体管401-2 到408-2与P阱301之间不存在充足电场而不发生隧穿。因此，不擦除存储器晶体管 401-2到408-2。

关于存储器晶体管409-2到416-2，P阱302处于约-11伏(图8A)或-7伏(图 8B)下，且处于约零(0)伏电位下的控制电极在存储器晶体管409-2到416-2中的每 一者的多晶硅2层下方产生N型反转层。在BL9-16处于约0伏下且存储器晶体管409-2 到416-2的漏极电极连结到反转层的情况下，在P阱302的表面处于控制电极与反转 层之间不存在电压电位。因此，甚至在P阱302偏置为约-11伏(图8A)或-7伏(图 8B)的情况下，也不发生隧穿，借此防止对存储器晶体管409-2到416-2的擦除操作。

对于擦除操作，将列BL1:8中的每一者的位线设定为约4伏，将列BL9:16中的 每一者设定为约0伏，将选择晶体管501-508的SSG1及SSD1设定为约4伏，且将P 阱301偏置为4伏。此准许由处于约-11伏下的WL1控制的存储器晶体管401-1到408-1 的浮动栅极与处于约4伏下的P阱301之间的充足电压电位(约15伏的电位差)。电 子从所述浮动栅极跨越电介质层隧穿到P阱301，因此给所述浮动栅极充正电。相反 地，将P阱302以及选择线SSG2及SSD2偏置为约-11伏(图8A)或-7伏(图8B)， 借此未在P阱302内的存储器晶体管409-1到416-1的控制电极之间形成充足电压电 位。在无充足电压差的情况下，隧穿无法发生且不能实现擦除循环。因此，通过提供 单独且隔离的P阱，可将任一行中的N沟道存储器晶体管组织成字节可选择段，其中 至少部分地通过向多个P阱自身施加或将其偏置为不同电压电位来实现字节选择。

参考图9A及9B，其描绘根据本发明的特定实例性实施例的图7中所图解说明的 N沟道存储器阵列电路的位编程操作的电压矩阵图表。在这些实例中，将字线WL1 偏置为约4伏，将字线WL2:n中的剩余部分偏置为约-7伏；将P阱301以及选择线 SSG1及SSD1偏置为约-11伏(图9A)；且将P阱302以及选择线SSG2及SSD2偏 置为约-7伏(图9B)。将存储器晶体管401-1到416-1的浮动栅极电容性地耦合到足 以硬接通这些晶体管的电压，借此形成反转层。将位线BL2偏置为约-11伏，同时将 位线BL1及BL3:16偏置为约0伏。此致使将晶体管402-1的浮动栅极及传送栅极下 方的反转层偏置为-11伏且将晶体管401-1及403-1到416-1的浮动栅极及传送栅极下 方的反转层偏置为0伏。此形成致使电子从P阱301中的反转区域隧穿到晶体管402-1 的浮动栅极且因此给存储器晶体管402-1的浮动栅极充电但不给其它浮动栅极充电的 充足电场(参考图7)。

相反地，在WL1偏置为约4伏且位线BL1及BL3:16偏置为约0伏的情况下， 不存在用于使电子从反转区域隧穿到存储器晶体管401-1及403-1到416-1的浮动栅极 的充足电场。因此，不能实现对存储器晶体管401-1及401-3到416-1的写入操作。在 图7的由矩形识别的目标独立可编程存储器单位(例如，目标字节702)中，可通过 将适当位线BL1:BL8设定为约-11伏或0伏来将二进制模式输入到存储器单元401-1 到408-1中。设定为约-11伏的位线将写入存储器单元。设定为大致接地或约零伏的位 线将保持于未经改变状态中。

尽管已参考本发明的实例性实施例来描绘、描述及界定本发明的各实施例，但此 参考并不意味着限定本发明，且不应推断出存在此限定。所揭示的标的物能够在形式 及功能上具有大量修改、更改及等效形式，相关领域的且受益于本发明的技术人员将 会联想到此类修改、更改及等效形式。所描绘及所描述的本发明实施例仅作为实例， 而并非是对本发明范围的穷尽性说明。