信号稳定性检测器及时延测试装置

摘要

本发明提供了信号稳定性检测器以及采用该信号稳定性检测器的时延测试装置。所述时延测试装置在每一个关键的组合逻辑输出点都设置了一个相应的信号稳定性检测器，用于检测在组合逻辑信号的稳定阶段内每个关键组合逻辑点输出的信号是否发生翻转；以及设置了一个全局错误信号生成器，用于在于当任何一个信号稳定性检测器检测到了组合逻辑信号在检测范围内发生翻转时生成一个全局错误信号，用来指示电路的定时失效。为了有效地支持离线时延测试，还在电路的扫描链中应用了一个局部扫描使能信号生成器。该时延测试装置可以有效地进行在线时延故障检测，又能对离线时延故障检测提供有效地支持，而且硬件开销比较低。

说明书

技术领域

本发明属于半导体工艺技术领域，尤其涉及在高性能的芯片中，通过对芯片中的时延故障进行有效的检测，确保芯片的性能和可靠性。

背景技术

随着集成电路制造工艺的发展，晶体管特征尺寸不断细化。整个芯片的复杂度和集成度不断提高。芯片在制造后包含各种缺陷的现象越来越显著，并由此给芯片的性能和可靠性带来了严重的挑战。此外，在深亚微米工艺下，集成电路中的工艺参数难以精确地控制到相应的期望值，而是存在一个工艺偏差。从而导致芯片中的逻辑门和信号传播通路会存在很大的时延偏差，并可能导致芯片定时失效。由此，为了确保芯片交付的品质，在芯片的定时约束也变得越来越严格的情况下，通常需要对芯片进行有效的时延测试来确保其能正确的工作在额定的时钟频率之下。

通常来说，为了测试芯片中的时延故障，需要在被测电路上应用一组测试向量<V1，V2>来完成。其中第一个测试向量，即初始化向量V1，用来初始化被测电路的内部逻辑状态；第二个测试向量，即加载向量V2，用来激发和传播目标故障的故障效应，从而通过在额定的时钟周期之后捕获电路的响应来检测电路中的时延故障。时延测试向量对中的初始化向量V1一般是应用慢速的扫描测试时钟通过对扫描链进行移位得到。根据对时延测试向量对中加载向量V2的获取方式，可以把常见的时延测试方法大致分为增强型扫描，捕获加载，移位加载以及三种方法。在增强型扫描时延测试方法中，扫描触发器中能同时保存两位数据，测试时初始化向量V1与加载向量V2之间可以不存在任何结构约束。因此，这种方法能达到非常满意的跳变时延故障覆盖率。但是，为了保存两位测试数据而不影响移位时的电路测试状态，需要非常大的硬件开销，从而很少被采用。在捕获加载方式中，加载向量V2是通过在加载时钟周期阶段，电路捕获初始化向量V1的电路响应得到。这种时延测试方式的实现代价很小。然而在这种方法当中，由于在获取加载向量V2时将会受到电路结构的约束，从而导致很多跳变故障不可检测，即得不到一个相应的电路状态能够激励这些故障的故障效应并传播到芯片的可观测输出。因此，捕获加载时延测试方法的故障覆盖率相对较低。在移位加载时延测试方式中，加载向量V2是通过初始化向量V1进行移位得到，虽然移位加载时延测试需要实现一个实速的扫描使能信号，然而这种方法能实现较高的故障覆盖率，并且只需要较小的测试向量集规模。芯片在出厂前，通常都需要采用前述的离线时延测试方法来确保其能正确地工作在额定的工作频率下。

即使芯片在离线时延测试时能正确地工作在芯片额定的时钟频率下，芯片在使用过程当中，也可能由于发生了软错误、串扰、电源噪声等而导致芯片发生瞬态时延故障，并最终发生功能失效。因此，对于一些关键的应用来说，通常还需要芯片在正常操作模式进行功能失效的在线时延故障检测。通过监测电路在正常功能模式下组合逻辑输出的信号稳定性，可以在线的来检测芯片中是否发生的瞬态时延故障。在以前的在线时延检测技术中，有人通过在组合逻辑输出上设计一种并发的检测器来检测组逻辑输出信号上的延迟。然而采用这种并发检测器，还需要在电路中每个组合逻辑输出上增加设计一个异或门才能支持信号时延的检测。此外，芯片中还需要设计一个额外的电路复杂网络来分析每一个组合逻辑输出上的延迟情况来判断电路当中是否存在时延故障。从而采用这种方法，将带来很大的电路设计复杂度和硬件开销。

此外，在以前的技术中，为了支持芯片实现移位加载离线时延测试以及支持芯片在线的时延测试技术都被分开来考虑，即分别需要设计不同地硬件结构来实现。

发明内容

可见为了保证芯片的可靠性要求，既非常有必要对芯片采用有效的离线时延测试，也非常有必要对其采用有效的在线时延测试。因此，本发明的目的在于克服上述现有技术的缺陷，在集成电路片内设计了一种低开销的测试装置，这种测试装置既能有效地实现在线时延故障检测，又能对离线时延故障的检测进行有效地支持，从而提高芯片出厂的质量和可靠性。

本发明的目的是通过以下技术方案实现的：

一方面，在本发明的实施例中提供了一种信号稳定性检测器，包括：第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管和一个反相器；其中，第一晶体管的栅极接收组合逻辑输出信号，第一晶体管的源极接电源，第一晶体管的漏极连接第二晶体管的源极并连接至第四晶体管的栅极和第六晶体管的栅极；第二晶体管的栅极接收时钟信号，第二晶体管的漏极连接第三晶体管的漏极并通过反相器连接至第五晶体管的栅极；第三晶体管的栅极接收组合逻辑输出信号，第三晶体管的源极接地；第四晶体管的源极提供输出信号；第四晶体管的漏极连接第五晶体管的源极；第五晶体管的漏极连接第六晶体管的漏极；第六晶体管的源极接地。

根据本发明实施例的信号稳定性检测器，其在组合逻辑输出信号的稳定阶段内，如果所述信号稳定性检测器的输出信号从逻辑高电平转为逻辑低电平，则可确定组合逻辑输出信号发生了翻转；所述稳定阶段的开始时间为时钟的触发沿到来的时刻减去触发器的建立时间；所述稳定阶段的终止时间为时钟的触发沿到来时刻加上触发器的时钟到数据端延时与被测电路中的最短路径延时。

根据本发明实施例的信号稳定性检测器，其中所述第一晶体管为PMOS晶体管，其他晶体管为NMOS晶体管。

又一方面，在本发明的实施例中提供了一种时延测试装置，包括：一个或多个如上所述的信号稳定性检测器，其设置在至少一个需要检测的组合逻辑输出点；以及与所述一个或多个信号稳定性检测器相连的一个全局错误信号生成器；当任何一个所述信号稳定性检测器检测到组合逻辑输出信号发生翻转时，所述全局错误信号生成器生成一个全局错误信号，所述全局错误信号用于指示电路的定时失效。

根据本发明实施例的时延测试装置，其中所述全局错误信号生成器包括第七晶体管、反相器和缓冲器，第七晶体管的栅极连接于接收时钟信号的反相器输出，第七晶体管的源极接电源，第七晶体管的漏极通过连接线与一个或多个所述信号稳定性检测器的输出相连接并通过缓冲器输出全局错误信号，所述第七晶体管是PMOS晶体管。

根据本发明实施例的时延测试装置，其中还可以包括一个设置在被测电路的扫描链中的局部扫描使能信号生成器，所述局部扫描使能信号生器的输入为扫描使能信号，扫描输入信号和电路时钟信号；所述局部扫描使能信号生器的第一输出连接到扫描链中与之相邻的下一个扫描单元的扫描输入端，第二输出为局部扫描使能信号，所述局部扫描使能信号用来驱动扫描链中扫描单元的扫描使能端。

根据本发明实施例的时延测试装置，其中，所述局部扫描使能信号生成器包括第一、二、三触发器、一个选择器和一个或门；其中所述第一触发器不与被测电路相连接，其输入为扫描输入信号和时钟信号，输出连接至选择器的第二输入端，所述选择器的输出连接到第二触发器的输入端，第二触发器的输出连接至第三触发器的输入端、所述选择器的第一输入端和或门的第一输入端；所述或门的第二输入端接收扫描使能信号，其输出连接至所述选择器的选择端，并输出局部使能信号；所述第三触发器的输出连接到被测电路扫描链的下一个扫描单元。

根据本发明实施例的时延测试装置，在移位加载时延测试时，所述局部扫描使能信号生成器的第二触发器在扫描移入的最后一个时钟周期时被扫入逻辑高电平，在加载时钟周期时被加载逻辑低电平；所述局部扫描使能信号在加载时钟周期后，随着第二触发器的状态翻转而翻转到逻辑低电平；在捕获时钟周期后，随扫描使能信号翻转到逻辑高电平。

与现有技术相比，本发明的优点在于：首先，提供了一种低开销的测试装置，在进行在线时延故障检测时，任何一个设置在关键的组合逻辑输出点的信号稳定性检测器检测到信号稳定性违反，全局错误信号生成器就会生成一个全局错误信号，用来指示电路的定时失效，从而使芯片在正常功能模式下发生的瞬态时延故障能得到有效地检测。其次，通过在被测电路的扫描链中设置了一个局部扫描使能信号生成器，该测试装置还可以有效地支持芯片移位加载离线时延测试。所以，该测试装置采用相同的硬件结构来统一支持离线和在线时延故障检测。

附图说明

以下参照附图对本发明实施例作进一步说明，其中：

图1为根据本发明实施例的组合逻辑输出信号波形示意图；

图2为根据本发明实施例的信号稳定性检测器示意图；

图3为根据本发明实施例的全局错误信号生成器示意图；

图4为根据本发明实施例的局部扫描使能信号生成器示意图；

图5为根据本发明实施例的用于在线和离线时延测试的装置的示意图；

图6为根据本发明实施例的在线时延测试仿真波形示意图；

图7为根据本发明实施例的离线时延测试仿真波形示意图。

具体实施方式

为了使本发明的目的，技术方案及优点更加清楚明白，以下结合附图通过具体实施例对本发明进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

一个完全的时延测试要求能够检验被测电路中任何通路的传输延迟是否超过工作时钟周期。这里的通路是组合电路中的物理通路，即从电路的原始输入或触发器的输出端到电路的原始输出或触发器的输入端之间的由引线和门组成的交替序列。由于上升跳变信号和下降跳变信号在电路元件中的传播延迟是不一样的，每条物理通路又对应于两条逻辑通路。对于任一条逻辑通路，如果它的信号传播时延超过了工作时钟周期，则该逻辑通路存在通路时延故障(path delay fault)。因此，在时延测试中，通常指对组合电路的逻辑通路的测试。

在本发明实施例中所采用的电路属于时钟下降边沿敏感，实际上，本发明也能应用到上升沿敏感的时序电路当中。对一个同步时序电路来说，理论上，如果这个电路不存在任何故障，那么对一个组合逻辑输出信号S来说，必然存在一个信号稳定的阶段。这个阶段可以用公式TS＝(t1，t2)来代表，其中t1和t2分别代表稳定阶段的起始和终止时间。实际上，之所以存在这么一个信号稳定时期是由于信号必须在时钟触发信号到来前的一个建立时间保持稳定，此外，这个信号还在将在接下来的时钟到触发器数据输出加上最短的电路延时期间内保持稳定。

其中，信号稳定阶段TS可以用如下公式来表示：

TS＝((Tc-Tsetup)，(Tc+Tcq+Tcommin))(1)

其中Tsetup代表触发器的建立时间，Tcommin代表电路中最短路径延时，Tcq代表触发器的时钟到数据端延时，Tc代表时钟的触发沿到来时刻。

图1为根据本发明实施例的组合逻辑输出信号波形的示意图，其中分别示出了组合逻辑输出信号的稳定阶段，变化阶段和检测范围。显然，如果电路正常工作，所有的组合逻辑输出信号在稳定阶段内将保持信号稳定。否则，至少一个组合逻辑输出信号在这个期间发生信号翻转，也可以称为信号发生稳定性违反。因此，在本发明的实施例中对时延故障进行检测也是基于对组合逻辑输出信号在稳定阶段内是否发生翻转进行检测，检测范围就是信号的稳定阶段TS。实际应用当中，需要一个信号来标识这个检测范围。然而，如果专门设计一个标识信号，那么将会产生比较大的代价开销。因此可以采用时钟信号的负半周期来指示这个检测范围。需要注意的是，本发明的实施例是基于高速电路，并且电路中最短的通路时延也超过了电路延时的一半。否则，在应用本发明的时候，就需要调整时钟信号的占空比，使得时钟信号的负半周期宽度小于电路的最短时延。

在本发明的一个实施例中提供了用于在检测范围检测信号是否发生稳定性违反的信号稳定性检测器。图2为根据本发明实施例的信号稳定性检测器的晶体管级实现的示意图，其中有两个输入信号：时钟信号CLK和组合逻辑输出信号CO₁；和一个输出信号。

如图2所示，所述信号稳定性检测器包括6个MOS型晶体管M1，M2，M3，M4，M5，M6，和一个反相器；其中M1的栅极接收组合逻辑输出信号，M1的源极连接到电源VDD，M1的漏极在S1处连接M2的源极并连接至M4的栅极和M6的栅极；M2的栅极接收时钟信号CLK，M2的漏极在S2处连接M3的漏极并通过反相器在S3处连接至M5的栅极；M3的栅极接收组合逻辑输出信号CO₁，M3的源极接地GND；M4的源极在结点Error1处提供输出信号，M4的漏极连接M5的源极；M5的漏极连接M6的漏极；M6的源极接地。其中，M1是PMOS晶体管，其他晶体管为NMOS晶体管。

如图2所示，当时钟信号CLK处于逻辑高电平时，晶体管M2将被导通，从而在S1和S2处将产生相同的逻辑值。此时，当组合逻辑输出信号CO₁为0时，M1也被导通，在结点S1和S2的逻辑值为1；当CLK信号切换至逻辑低电平时，S2将处于浮动状态并保持之前的逻辑值1，而另一个接电的结点S1的逻辑值为1。此时如果组合逻辑信号CO₁上发生了信号翻转变为1，M3被导通，S2的逻辑值将放电为0，S3处的逻辑值变为1，S1处于浮动状态，保持之前的逻辑值1，此时由于S1和S3将会都具有逻辑高电平，Error₁结点和GND之间将形成一个通路，从而Error₁将会放电至逻辑低电平，因此在结点Error₁处将提供逻辑低电平的输出信号。

类似地，当时钟信号CLK处于逻辑高电平，当组合逻辑输出信号CO₁为1时，M2和M3被导通，S1和S2为0；当CLK信号切换至逻辑低电平时，S1将处于浮动状态并保持之前的逻辑值0，而另一个接地的结点S2放电至0。此时如果组合逻辑信号CO₁上发生了信号翻转变为0，M1被导通，S2将处于浮动状态并保持之前的逻辑值0，S3处的逻辑值为1，S1的逻辑值将变为1，此时由于S1和S3都具有逻辑高电平，Error₁结点和GND之间将形成一个通路，从而Error₁将会放电至逻辑低电平，因此在结点Error₁处将提供逻辑低电平的输出信号。

可见，在组合逻辑输出信号的稳定阶段内，如果所述M1的漏极和M3的漏极处于不同的逻辑电平，则M4，M5，M6三个晶体管均将与地导通，所述信号稳定性检测器的输出信号从逻辑高电平转为逻辑低电平，从而可以判断出组合逻辑输出信号CO₁在检测范围内发生了信号翻转。

在本发明的又一个实施例中，如图2所示的信号稳定性检测器中的晶体管M4的源极在结点Error₁还可以通过连接线连接至如图3所示的全局错误信号生成器。

图3是根据本发明实施例的全局错误信号生成器的晶体管级实现的示意图，其可以连接一个或多个信号稳定性检测器，当其所连接的任何一个信号稳定性检测器检测到一个信号稳定性违反情况，其将生成一个全局错误信号用来指示电路的定时失效。

如图3所示全局错误信号生成器包括PMOS晶体管M7，M7的栅极连接于接收时钟信号的反相器输出，M7的源极接电源，M7的漏极通过连接线与各个的信号稳定性检测器的Error结点处的输出相连接并通过缓冲器输出全局错误信号。在时钟信号CLK处于逻辑高电平时，M7被导通，各个信号稳定性检测器的Error结点被充电至逻辑高电平，Error₁结点和GND之间将形成一个高阻路径(如图2所示)，这是由于S1和S3有着不同的逻辑电平值。当时钟信号CLK处于逻辑低电平时，各Error结点的逻辑值处于浮动状态，保持之前的逻辑高电平，此时输出的全局错误信号为逻辑高电平。当其连接的任何一个信号稳定性检测器检测到了信号的翻转，(如图2所示)由于组合逻辑输出信号CO₁在检测范围内发生翻转，结点S1和S3处将都具有逻辑高电平，Error₁结点和GND之间将形成一个通路，从而Error₁将会放电至逻辑低电平，全局错误信号也会通过该Error₁结点到接地点GND之间的通路放电至低电平。当全局错误信号为逻辑低电平时，就意味着电路发生了时延故障。

在本发明的又一个实施例中，提供了一种统一的用于在线和离线时延故障检测的测试装置，图4为根据本发明实施例的用于在线和离线时延测试装置示意图，该时延测试装置主要包括：一个或多个信号稳定性检测器和一个全局错误信号生成器，以及一个局部扫描使能信号生成器。

其中，在被测电路的每一个关键的组合逻辑输出点都插入了一个如图2所示的信号稳定性检测器；每个信号稳定性检测器都可直接连接到一个如图3所示的全局错误信号生成器；当任何一个信号稳定性检测器检测到了信号稳定性违反，全局错误信号生成器能生成一个全局错误信号，用来指示电路的定时失效。参考图2，当Error₁节点变为逻辑低电平时，就意味组合逻辑输出信号CO₁在稳定阶段发了信号翻转。对于每一个组合逻辑输出CO_i(1＜＝i＜＝N)来说，都分别设置了一个信号稳定性检测器，相应的Error_i信号可以用来驱动全局错误信号生成器(如图3所示)。当某个Error结点的逻辑值发生翻转变成低电平，全局错误信号也会通过该Error结点到接地点之间的通路放电至低电平。当全局错误信号为逻辑低电平时，就意味着电路发生了时延故障。

另外为了有效地支持离线时延测试，还在被测电路的扫描链中应用了一个局部扫描使能信号生成器。

在进行离线时延测试时，通常采用一个由片内生成的高速时钟加载并捕获电路的测试响应，而采用一个外部自动测试仪提供的慢速扫描时钟来移入和移出测试激励和测试响应。通常，扫描使能信号SEN(Scan Enable)被用来作为高速和慢速时钟的选择信号。当扫描使能信号为逻辑低电平时，片内生成的高速时钟被传输到电路内部时序单元，否则，将传输测试仪提供的慢速的扫描时钟。因此，在采用移位加载时延测试方式时，通常很难保证时延测试在加载和捕获之间的间隔恰好为一个高速时钟周期。

为了克服上述问题，在本发明的实施例中在被测电路的扫描链中插入了一个局部扫描使能信号生成器，采用了如图5所示的局部扫描使能信号生成电路，局部扫描使能信号生器的输入为扫描使能信号SEN，扫描输入信号SI和电路时钟信号CLK；其输出Q连接到扫描链中的下一个扫描单元的输入端，同时还输出局部扫描使能信号LSEN(Local Scan Enable)，局部扫描使能信号LSEN用来驱动被测电路中扫描单元的扫描使能端(如图5所示)。局部扫描使能信号生成电路在由N.Ahmed等在文献“At-Speed Transition Fault Testing With Low Speed Scan Enable，”Proceedings of VLSI Test Symposium，2005，pp.1-6冲提出的内部扫描使能信号生成电路(Local Scan Enable Generator)的基础上增加了一个触发器FF0用来避免FF1(Flip Flop)对前面与之相连扫描触发器的取值约束，其中，取值约束是指由于FF1在加载时钟周期后须取值为0，而这个值来源于前面与之相连扫描触发器的状态值的扫描移入。显然如果限定了这个前面与FF1相连扫描触发器的状态，将可能导致电路故障覆盖率的降低。为了避免这个约束，在局部扫描使能信号生成电路中，在FF1触发器前面增加了一个不与被测电路相连的FF0触发器。如图5所示的局部扫描使能信号生成器包括3个触发器FF0，FF1，FF2；触发器FF0不与被测电路相连接，其输入为扫描输入信号SI和时钟信号CLK，其输出连接至选择器的第二输入端，该选择器的输出连接到触发器FF1的输入端，触发器FF1的输出连接至触发器FF2的输入端、所述选择器的第一输入端和或门的第一输入端；所述或门的第二输入端接收扫描使能信号SEN，其输出连接至所述选择器的选择端，并输出局部使能信号LSEN；所述触发器FF2的输出连接到被测电路扫描链的下一个扫描单元。

在移位加载离线时延测试时，首先为被测电路生成相应的时延测试向量；接着，把扫描使能信号SEN设置为逻辑高电平，从而通过慢速测试时钟把移位加载时延测试向量移入被测电路的扫描链中。在扫描移入的最后一个时钟周期通过应用测试向量把逻辑高电平移位到局部扫描使能信号生成电路单元中的FF1触发器中。然后，SEN信号从逻辑高电平切换至逻辑低电平；在加载时钟周期时通过应用测试向量把逻辑低电平加载到局部扫描使能信号生成电路单元中的FF1触发器中。从而在加载时钟周期后，局部扫描使能信号LSEN将随着FF1的状态翻转而翻转到逻辑低电平。显然，在捕获时钟周期后，局部扫描使能信号LSEN将跟随扫描使能信号SEN翻转到逻辑高电平。对于捕获加载时延测试方式来说，只要扫描移入的最后一个时钟周期和加载时钟周期时，把局部扫描使能信号生成电路单元中的FF1约束成逻辑低电平，那么显然局部扫描使能信号LSEN将跟随扫描使能信号SEN进行状态翻转。

对于基于局部扫描使能信号生成器应用的移位加载和捕获加载离线时延测试，就扫描使能SEN信号来说，都是在扫描移入最后一个时钟周期变成逻辑低电平，在加载和捕获时钟周期均为逻辑低电平。通过前面所述，当扫描使能SEN信号为逻辑低电平，片内高速时钟被送至电路当中，从而保证了测试向量在加载和捕获之间的实速特性。

最后，当在采样时钟到来后，由处于每个关键的组合逻辑输出点的信号稳定器检测对被测电路施加测试向量后组合逻辑输出在检测范围内是否发生稳定性违反，如果有，则通过全局错误生成器生成全局错误信号来指示电路中的时延故障。这样，通过采用生成的局部扫描使能信号，该测试装置可以有效地支持移位加载时延测试方式。可以发现，只需忽略本发明结构，传统的捕获加载时延测试和固定型故障检测不会受到影响。

在本发明实施例所提供的时延测试装置中，通过引入这样一个局部扫描使能信号生成器，扫描使能信号SEN能在确保选择一个高速的片内时钟进入到电路中的同时，还能保证使用生成的局部扫描使能信号来支持移位加载时延测试方式。需要注意的是，在本发明实施例中采用局部扫描使能信号生成器的主要目的在于为芯片移位加载时延测试时确保测试向量在加载和捕获之间的实速特性，而并不是为了把局部扫描使能信号设计成一个定时关键信号。从而在本发明中只需要应用一个局部扫描使能信号生成电路，而不像上述参考文献，需要在电路中设计大量的局部扫描使能信号生成电路。

上述实施例中的时延测试装置可以用来在线和离线地检测芯片的时延故障，从而提高芯片出厂的质量和可靠性，其实施步骤如下：

在线时延测试：

当电路处于正常功能状态下，如果一个关键的组合逻辑输出被检测到有稳定性违反，可能由于串扰，电源噪声，软错误等导致，那么全局错误信号就会指示这个电路发生了定时失效。在采样时钟到来后，检测每个关键的组合逻辑输出信号；如果发现有组合逻辑输出信号在检测范围内发生翻转，则产生一个全局错误信号来指示电路中是否存在时延故障。

移位加载离线时延测试：

步骤1：为被测电路生成相应的时延测试向量；

步骤2：把SEN信号设置为逻辑高电平，从而通过慢速测试时钟把移位加载时延测试向量移入被测电路的扫描链中，在最后一个移位扫入阶段后，通过应用测试向量将逻辑高电平扫入局部扫描使能信号生成器中的触发器FF1中；

步骤3：SEN信号从逻辑高电平切换至逻辑低电平，在加载时钟周期时通过应用测试向量把逻辑低电平加载到局部扫描使能信号生成器中的FF1触发器中；

步骤4：在采样时钟到来后，在检测范围内检测是否有组合逻辑输出发生稳定性违反，如果有，则生成全局错误信号来指示电路中的时延故障。

为了说明本发明实施例中时延测试装置的积极效果，发明人采用90nmCMOS工艺进行了仿真实验。图6为根据本发明实施例的测试装置进行在线时延测试的仿真波形示意图。电路中的最短通路时延大于半个电路时钟周期。为了图示方便，图6中只列出了两个组合逻辑输出信号CO₁和CO₂。从图6中可以发现，在电路正常工作时，当发生了时延故障时，全局错误信号Global Error将变为逻辑低电平，从而指示电路中的定时失效。

图7为根据本发明实施例的时延测试装置进行离线时延测试的仿真波形示意图。从图7中可以看出，当SEN信号为逻辑高电平时，慢速扫描时钟SCLK被选择送入系统时钟树并把测试向量V1扫入到电路当中。当SEN切换至逻辑低电平时，高速电路时钟FCLK被送至电路系统时钟树用来加载测试向量V2并指示信号检测范围。在扫描移入的最后阶段和加载阶段，局部扫描使能信号生成电路中的FF1被分别置为1和0，从而在加载阶段时，LSEN信号将会从逻辑高电平翻转至逻辑低电平。V2向量从而可以通过对V1向量进行1位移位而得到。设置在每个关键组合逻辑输出点的信号稳定器用来检测对被测电路施加测试向量后组合逻辑输出线上的延迟情况，这样被测电路的时延故障也可以通过在检测范围内通过检测信号的稳定性违反来检测。

表1

为了说明本发明实施例所提供的时延测试装置的硬件开销，可以把本发明实施例的时延测试装置分别嵌入了到全扫描IWLS2005的电路当中，并采用了一种商业综合工具在90nm CMOS工艺下来进行评估，相应的实验结果显示在表1当中。表1本发明实施例的时延测试装置的硬件开销。

表1中的第1列为电路名称，第2列和第3列分别代表电路中触发器和原始输出的数目。第4列代表电路中的关键输出信号。其中的关键输出信号定义为至少有一条路径的时隙值小于20％的电路时钟周期经过该输出结点。对于电路中的每一个关键输出信号，都分别设置了一个稳定性检测器。第5列为本发明测试装置的硬件开销。第6列为整个电路的硬件开销。第7列为本测试装置的硬件开销占整个电路的硬件开销百分比。从表1中可以看出，本发明的时延测试装置具有比较低的硬件开销。

综上所述，上述本发明实施例中为对集成电路进行在线和离线时延测试提供了一种低开销的时延测试装置。首先，在进行在线时延故障检测时，任何一个设置在关键的组合逻辑输出点的信号稳定性检测器检测到信号稳定性违反，全局错误信号生成器就会生成一个全局错误信号，用来指示电路的定时失效，从而使芯片在正常功能模式下发生的瞬态时延故障能得到有效地检测。其次，在进行移位测试时也可以利用每个设置在每个关键组合逻辑输出点的信号稳定性检测器来检测在应用测试向量后的电路的时延情况，并且通过在被测电路的扫描链中设置了一个局部扫描使能信号生成器来保持测试向量在加载和捕获之间的实速特性，该时延测试装置也可以对离线时延故障检测提供有效地支持。

虽然本发明已经通过优选实施例进行了描述，然而本发明并非局限于这里所描述的实施例，在不脱离本发明范围的情况下还包括所作出的各种改变以及变化。