用于基于电阻的存储器应用的存储器装置

摘要

在特定实施例中，揭示一种存储器装置(100)，其包括存储器单元(226)，所述存储器单元(226)包括耦合到存取晶体管(230)的基于电阻的存储器元件(228)。所述存取晶体管具有第一氧化物厚度以使所述存储器单元能够在操作电压下操作。所述存储器装置还包括第一放大器(202)，所述第一放大器(202)经配置以将所述存储器单元耦合到大于电压限值的供应电压(Vamp)以基于穿过所述存储器单元的电流产生数据信号。所述第一放大器包括箝位晶体管(216)，所述箝位晶体管(216)具有大于所述第一氧化物厚度的第二氧化物厚度。所述箝位晶体管经配置以防止所述存储器单元处的所述操作电压超过所述电压限值。

说明书

技术领域

本发明大体来说是针对一种存储器装置，其包括放大器及包括基于电阻的存储器元件的存储器单元。

背景技术

非易失性存储器技术的进步包括基于电阻的存储器技术，例如磁性随机存取存储器(MRAM)。MRAM技术为采用以铁磁为基础的磁性隧道结(MTJ)作为基础存储器元件的新兴非易失性存储器技术。MRAM的常用阵列架构为一个晶体管、一个MTJ(1T1MTJ)的架构。顾名思义，此架构中的每一位单元由与NMOS存取晶体管串联连接的MTJ组成。为利用增加的密度及与按比例缩小MOS技术相关联的面积减小优势，需要在MRAM位单元内使用核心晶体管。然而，虽然将MOS技术按比例缩小到深亚微米状态对MRAM位单元产生面积及密度益处，但在MRAM读出放大器中使用这些深亚微米装置归因于这些深亚微米装置的操作电压限制而使MRAM读出放大器的读取性能(输出摆幅)降级。

用于1T1MTJ架构的常规MRAM读出放大器设计使用核心晶体管。然而，归因于击穿及可靠性考虑，用于核心晶体管的供应电压对于前沿深亚微米技术通常限于约1伏(V)。以下装置堆叠于用于1T1MTJ架构的常规MRAM读出放大器设计中的供应轨之间：位单元，其包含存取晶体管及MTJ装置、mux晶体管、箝位晶体管，及PMOS负载晶体管。存取晶体管及mux晶体管应作为开关操作(在线性区中)，而箝位晶体管及PMOS负载晶体管应保持饱和以使读出放大器展现合理增益。然而，来自在与晶体管阈值电压(其为此供应电压的重要部分)耦合的读出放大器中使用核心装置的低供应电压要求可能使得难以使箝位晶体管及PMOS负载晶体管保持饱和，这又使增益降级且导致读出放大器输出处的次优信号摆幅。

发明内容

在特定实施例中，揭示一种存储器装置，其包括存储器单元，所述存储器单元包括耦合到存取晶体管的基于电阻的存储器元件。所述存取晶体管具有第一氧化物厚度以使所述存储器单元能够在操作电压下操作。所述存储器装置还包括第一放大器，所述第一放大器经配置以将所述存储器单元耦合到大于电压限值(voltage limit)的供应电压以基于穿过所述存储器单元的电流产生数据信号。所述第一放大器包括箝位晶体管，所述箝位晶体管具有大于所述第一氧化物厚度的第二氧化物厚度。所述箝位晶体管经配置以防止所述存储器单元处的所述操作电压超过所述电压限值。

在另一实施例中，揭示一种存储器装置，其包括数据读取路径，所述数据读取路径包括经由第一箝位晶体管耦合到数据存储单元的第一负载装置。所述第一负载装置具有第一装置配置以在第一供应电压下操作。所述数据存储单元包括存取晶体管，所述存取晶体管具有第二装置配置以在不超过小于所述第一供应电压的电压限值的电压下操作。所述箝位晶体管的控制端子经偏置以防止所述数据存储单元处的所述电压超过所述电压限值。

在另一实施例中，揭示一种方法，其包括将第一放大器级耦合到存储器阵列。所述第一放大器级包括具有输入-输出(IO)供应电压容限的晶体管。所述存储器阵列包括具有小于所述IO供应电压容限的核心供应电压容限的晶体管。所述方法包括将控制电压施加于耦合到所述存储器阵列的箝位晶体管以设定存储器阵列电压，使得所述存储器阵列电压小于所述核心供应电压容限。

由所揭示的实施例提供的一个特定优势为MRAM读出放大器的读取性能的改进，因为较高供应电压可实现较大输出摆幅以在读取操作期间区分逻辑值。

在审阅整个申请案之后，本发明的其它方面、优势及特征将变得显而易见，整个申请案包括以下部分：附图说明、具体实施方式及权利要求书。

附图说明

图1为具有使用第一类型装置的放大器及使用第二类型装置的存储器阵列的存储器装置的特定说明性实施例的图；

图2为具有使用第一类型装置的放大器及使用第二类型装置的存储器阵列的存储器装置的第二说明性实施例的图；

图3为具有使用第一类型装置的放大器及使用第二类型装置的存储器阵列的存储器装置的第三说明性实施例的图；及

图4为操作具有使用第一类型装置的放大器及使用第二类型装置的存储器阵列的存储器装置的方法的特定说明性实施例的流程图。

具体实施方式

参看图1，描绘且大体上以100指定具有使用第一类型装置的放大器及使用第二类型装置的存储器阵列的存储器装置的特定说明性实施例的图。存储器装置100可包括使用核心装置的存储器阵列102。在特定实施例中，核心装置可在达约1伏(V)的核心供应电压Vcore下操作。存储器阵列102可通过位线104耦合到位线逻辑电路106。存储器阵列102可通过字线108耦合到字线逻辑电路110。位线逻辑电路106及字线逻辑电路110可耦合到如114处所指示的核心供应电压Vcore，且耦合到如116处所指示的接地。存储器阵列102还可耦合到使用非核心装置的放大器112。在特定实施例中，非核心装置可在达约1.8V的输入-输出(IO)供应电压Vamp下操作。放大器112可耦合到如118处所指示的IO供应电压Vamp。放大器112可包括箝位器120，所述箝位器120耦合到存储器阵列102以将由放大器112供应到存储器阵列102的操作电压Vop保持于电压限值Vlimit以下。

通过对读出放大器112中的晶体管采用较高供应电压Vamp及容许高电压的输入-输出(IO)装置，同时在存储器阵列102中继续使用具面积效益的核心装置(例如，用于例如存取晶体管及MUX晶体管的MRAM位单元晶体管)，可改进读取性能，同时维持高阵列密度。因为容许高电压的IO装置使用较厚栅极氧化物，所以其最小特征大小也大于核心装置的最小特征大小，这意味着对面积的影响较大。如所说明，系统100在对完成的存储器装置100的面积方面不造成较大代价的情形下提供MRAM读出放大器112的读取性能(输出摆幅)的改进，因为：(1)较高供应电压产生较大输出摆幅，由此，相当大程度地改进读取性能，及(2)容许高电压的IO装置可仅用于读出放大器112中，而构成存储器装置100面积的大得多的部分的MRAM位单元使用高密度核心装置。因为存储器芯片上的读出放大器112的数目远小于位单元的数目，所以来自对读出放大器112中的箝位晶体管及PMOS负载晶体管使用容许高电压的IO装置造成的面积方面的代价与同使用较高供应电压相关联的显著改进的读取性能相比可能较小。

参看图2，描绘且大体上以200指定具有使用第一类型装置的放大器及使用第二类型装置的存储器阵列的存储器装置的第二说明性实施例的图。在特定实施例中，存储器装置200大致类似于图1中所说明的存储器装置100而操作。存储器装置200可包括存储器(或数据存储)单元226，所述存储器(或数据存储)单元226可包括耦合到存取晶体管230的基于电阻的存储器元件228。存取晶体管230可具有第一氧化物厚度以使所述存储器单元226能够在操作电压Vop下操作。在特定实施例中，存储器单元226可为自旋转移力矩磁阻随机存取存储器(STT-MRAM)单元。存储器单元226可包括于存储器阵列204中。存储器装置200还可包括第一放大器202，所述第一放大器202经配置以将存储器单元226耦合到供应端子206处的供应电压Vamp以基于穿过存储器单元226的电流产生数据信号，其中供应电压Vamp大于电压限值Vlimit。第一放大器202可包括第一箝位晶体管218，所述第一箝位晶体管218具有大于存取晶体管230的第一氧化物厚度的第二氧化物厚度。箝位晶体管218可经配置以防止存储器单元226处的操作电压Vop超过电压限值Vlimit。通过在控制端子208处提供恰当箝位控制电压Vclamp以保护存储器阵列204免于受到超过Vlimit的电压的影响，存储器阵列204可使用较小装置以获得较高密度及较小大小。另外，第一放大器202可使用更稳健的装置以增强使用较大供应电压Vamp的操作。

在特定实施例中，存取晶体管230可具有核心装置配置，且第一箝位晶体管218可具有输入-输出(IO)装置配置。在这些特定实施例中，第一箝位晶体管218可经配置以在输入-输出(IO)供应电压Vamp下操作，且存取晶体管230可经配置以在核心供应电压Vcore下操作。在这些特定实施例中，核心供应电压Vcore可为约1V，且IO供应电压Vamp可为约1.8V。在特定实施例中，存取晶体管230可具有核心装置配置，其中第一氧化物厚度在从约1nm到约3nm的范围中。在这些特定实施例中，第一箝位晶体管218可具有输入-输出(IO)装置配置，其中第二氧化物厚度在从约3.5nm到约10nm的范围中。

数据读取路径210可包括第一负载装置212，所述第一负载装置212可包括第一负载晶体管214。在特定实施例中，第一负载晶体管214可为PMOS负载晶体管。第一负载装置212可耦合到第一箝位装置216，所述第一箝位装置216可包括第一箝位晶体管218，其中第一负载晶体管214可耦合到第一箝位晶体管218。第一箝位晶体管218可耦合到可用箝位电压Vclamp偏置的控制端子208。第一箝位装置216可经由第一节点220耦合到第一选择开关装置222，所述第一选择开关装置222可包括第一MUX晶体管224，其中第一箝位晶体管218可耦合到第一MUX晶体管224。第一选择开关装置222可包括于存储器阵列204中。第一选择开关装置222可耦合到存储器单元226，其中第一MUX晶体管224可经由具有电阻Rd的基于电阻的存储器元件228耦合到存取晶体管230。在特定实施例中，基于电阻的存储器元件228可包括磁性隧道结(MTJ)，所述磁性隧道结(MTJ)可包括参考层232、隧穿层234及自由层236。存取晶体管230可耦合到接地。

第一参考路径240可包括第二负载装置242，所述第二负载装置242可包括第二负载晶体管244。在特定实施例中，第二负载晶体管244可为PMOS负载晶体管。第二负载装置242可耦合到第二箝位装置246，所述第二箝位装置246可包括第二箝位晶体管248，其中第二负载晶体管244可耦合到第二箝位晶体管248。第二箝位晶体管248可耦合到可用箝位电压Vclamp偏置的控制端子208。第二箝位装置246可经由第二节点250耦合到第二选择开关装置252，所述第二选择开关装置252可包括第二MUX晶体管254，其中第二箝位晶体管248可耦合到第二MUX晶体管254。第二选择开关装置252可包括于存储器阵列204中。第二选择开关装置252可耦合到第一参考单元256，其中第二MUX晶体管254可经由具有电阻R1的第一基于电阻的参考元件258耦合到第一参考存取晶体管260。在特定实施例中，基于电阻的存储器元件258可包括磁性隧道结(MTJ)。第一参考存取晶体管260可耦合到接地。

第二参考路径270可包括第三负载装置272，所述第三负载装置272可包括第三负载晶体管274。在特定实施例中，第三负载晶体管274可为PMOS负载晶体管。第三负载装置272可耦合到第三箝位装置276，所述第三箝位装置276可包括第三箝位晶体管278，其中第三负载晶体管274可耦合到第三箝位晶体管278。第三箝位晶体管278可耦合到可用箝位电压Vclamp偏置的控制端子208。第三箝位装置276可经由第二节点280耦合到第三选择开关装置282，所述第三选择开关装置282可包括第三MUX晶体管284，其中第三箝位晶体管278可耦合到第三MUX晶体管284。第三选择开关装置282可包括于存储器阵列204中。第三选择开关装置282可耦合到第二参考单元286，其中第三MUX晶体管284可经由具有电阻R0的第二基于电阻的参考元件288耦合到第二参考存取晶体管290。在特定实施例中，基于电阻的存储器元件288可包括磁性隧道结(MTJ)。第二参考存取晶体管290可耦合到接地。

第一放大器202可包括第一负载晶体管214，所述第一负载晶体管214耦合到第一箝位晶体管218以产生数据信号。第一放大器202可包括耦合到第二箝位晶体管248的第二负载晶体管244及耦合到第三箝位晶体管278的第三负载晶体管274。第二箝位晶体管248及第三箝位晶体管278可经配置以分别耦合到第一参考单元256及第二参考单元286以产生参考信号。第一箝位晶体管218、第二箝位晶体管248、第三箝位晶体管278、第一负载晶体管214、第二负载晶体管244及第三负载晶体管274可具有输入-输出(IO)装置配置。存储器单元226、第一参考单元256及第二参考单元286的至少一个晶体管230、260、290可具有核心装置配置。在特定实施例中，第一MUX晶体管224、第二MUX晶体管254及第三MUX晶体管284可具有核心装置配置。

如上所述，数据读取路径210可包括第一负载装置212，所述第一负载装置212经由第一箝位晶体管218耦合到数据存储单元226。第一负载装置212可具有第一装置配置以在供应于供应端子206处的第一供应电压Vamp下操作。在特定实施例中，第一装置配置可为非核心装置配置。在这些特定实施例中，第一装置配置可为输入-输出(IO)装置配置。数据存储单元226可包括存取晶体管230，所述存取晶体管230可具有第二装置配置以在节点220处的操作电压Vop(其不超过小于第一供应电压Vamp的电压限值Vlimit)下操作。在特定实施例中，第二装置配置可为核心装置配置。在这些特定实施例中，核心装置配置可具有小于非核心配置的物理尺寸。第一箝位晶体管218的控制端子208可经偏置以防止数据存储单元226处的电压Vop超过电压限值Vlimit。在特定实施例中，电压限值Vlimit可为约1V。

如上所述，第一参考路径240可包括耦合到第一参考单元256的第二负载装置242，且第二参考路径270可包括耦合到第二参考单元286的第三负载装置272。第二负载装置242及第三负载装置272可具有第一装置配置。第一参考单元256及第二参考单元286各自可包括可具有第二装置配置的至少一个晶体管260、290。第二箝位晶体管248可防止第一参考单元256处的第二电压超过所述电压限值Vlimit。第三箝位晶体管278可防止第二参考单元286处的第三电压超过所述电压限值Vlimit。数据读取路径210中的第一选择开关装置222可将数据存储单元226选择性地耦合到第一箝位晶体管218。第一参考路径240中的第二选择开关装置252可将第一参考单元256选择性地耦合到第二箝位晶体管248。第二参考路径270中的第三选择开关装置282可将第二参考单元286选择性地耦合到第三箝位晶体管278。第一选择开关装置222、第二选择开关装置252及第三选择开关装置282中的每一者可具有第二装置配置。

参看图3，描绘且大体上以300指定具有使用第一类型装置的放大器及使用第二类型装置的存储器阵列的存储器装置的第三说明性实施例的图。在特定实施例中，存储器装置300大致类似于图1中所说明的存储器装置100及图2中所说明的存储器装置200而操作。存储器装置300可包括多个存储器(或数据存储)单元326，所述多个存储器(或数据存储)单元326可各包括耦合到存取晶体管330的基于电阻的存储器元件328。存取晶体管330可具有第一氧化物厚度以使存储器单元326能够在操作电压Vop下操作。在特定实施例中，存储器单元326可为自旋转移力矩磁阻随机存取存储器(STT-MRAM)单元。存储器单元326可包括于存储器阵列304中。存储器装置300还可包括第一放大器级302，所述第一放大器级302经配置以将存储器单元326耦合到高供应电压Vamp以基于穿过存储器单元326中的一者的电流产生数据信号，其中所述供应电压Vamp大于电压限值Vlimit。第一放大器级302可包括第一箝位晶体管318，所述第一箝位晶体管318具有大于存取晶体管330的第一氧化物厚度的第二氧化物厚度。第一箝位晶体管318可经配置以防止存储器单元326处的操作电压Vop超过电压限值Vlimit。在特定实施例中，第一箝位晶体管318可为具有非核心装置配置的NMOS晶体管。

在特定实施例中，存取晶体管330可具有核心装置配置，且第一箝位晶体管318可具有输入-输出(IO)装置配置。在这些特定实施例中，第一箝位晶体管318可经配置以在输入-输出(IO)供应电压Vamp下操作，且存取晶体管330可经配置以在核心供应电压Vcore下操作。在这些特定实施例中，核心供应电压Vcore可在从约0.9V到约1.2V的范围内，例如约1V，且IO供应电压Vamp可在从约1.5V到约2.0V的范围内，例如约1.8V。

第一放大器级302可进一步经配置以将至少一个参考单元356、386耦合到供应电压Vamp以产生参考信号。存储器装置300可包括耦合到第一放大器级302的第二放大器级312。第二放大器级312可经配置以在端子316处基于数据信号与参考信号之间的差异提供输出信号Vout。第二放大器级312可包括至少一个晶体管，所述至少一个晶体管具有存取晶体管330的第一氧化物厚度且耦合到不超过电压限值Vlimit的第二供应电压V2。

存储器阵列304可包括多个MUX晶体管324、M0、M1、……Mi，所述多个MUX晶体管324、M0、M1、……Mi对应于相应多个位线104(图1)上的多个存储器单元326。在特定实施例中，MUX晶体管324可为具有核心装置配置的NMOS晶体管。所述多个MUX晶体管324、M0、M1、……Mi中的每一者可将多个存储器单元326中的对应一者耦合到第一箝位晶体管318，从而提供多个数据读取路径310中的一者。

数据读取路径310中的每一者可包括第一负载晶体管314。在特定实施例中，第一负载晶体管314可为PMOS负载晶体管。第一负载晶体管314可耦合到第一箝位晶体管318。第一箝位晶体管318可耦合到可用箝位电压Vclamp偏置的控制端子308。第一箝位晶体管318可耦合到MUX晶体管324。MUX晶体管324可经由对应存储器单元326的基于电阻的存储器元件328耦合到存取晶体管330。基于电阻的存储器元件328可各自包括说明为电阻Rbit(其可包括逻辑“0”或逻辑“1”电阻值)的磁性隧道结(MTJ)。存取晶体管330可耦合到接地。存取晶体管330的栅极可耦合到多个字线108(图1)中的一者。在特定实施例中，存取晶体管330可为具有核心装置配置的NMOS晶体管。

第一参考路径340可包括第二负载晶体管344。在特定实施例中，第二负载晶体管344可为二极管连接的PMOS负载晶体管。第二负载晶体管344可耦合到第二箝位晶体管348。第二箝位晶体管348可耦合到可用箝位电压Vclamp偏置的控制端子308。在特定实施例中，第二箝位晶体管348可为具有非核心装置配置的NMOS晶体管。第二箝位晶体管348可耦合到MUX晶体管354。MUX晶体管354可包括于存储器阵列304中。在特定实施例中，MUX晶体管354可为具有核心装置配置的NMOS晶体管。MUX晶体管354的栅极可耦合到具有小于核心装置电压限值的电压Vddcx的电压供应。MUX晶体管354可耦合到第一参考单元356，其中MUX晶体管354可经由具有电阻R0的第一基于电阻的参考元件358耦合到第一参考存取晶体管360。在特定实施例中，基于电阻的存储器元件358可包括磁性隧道结(MTJ)。第一参考存取晶体管360可耦合到接地。第一参考存取晶体管360的栅极可耦合到字线322，例如图1中所描绘的多个字线108中的一者。在特定实施例中，第一参考存取晶体管360可为具有核心装置配置的NMOS晶体管。

第二参考路径370可包括第三负载晶体管374。在特定实施例中，第三负载晶体管374可为PMOS负载晶体管。第三负载晶体管274可耦合到第三箝位晶体管278。第三箝位晶体管278可耦合到可用箝位电压Vclamp偏置的控制端子208。在特定实施例中，第三箝位晶体管378可为具有非核心装置配置的NMOS晶体管。第三箝位晶体管278可耦合到MUX晶体管384。MUX晶体管384可包括于存储器阵列304中。在特定实施例中，MUX晶体管384可为具有核心装置配置的NMOS晶体管。MUX晶体管384的栅极可耦合到MUX晶体管354的栅极，且还可耦合到具有电压Vddcx的电压供应。MUX晶体管384可耦合到第二参考单元386，其中MUX晶体管384可经由具有电阻R1的第二基于电阻的参考元件388耦合到第二参考存取晶体管390。在特定实施例中，基于电阻的存储器元件358可包括磁性隧道结(MTJ)。第二参考存取晶体管390可耦合到接地。第二参考存取晶体管390的栅极可耦合到多个字线108(图1)中的一者。在特定实施例中，第二参考存取晶体管390可为具有核心装置配置的NMOS晶体管。

第一放大器级302可包括第一负载晶体管314，所述第一负载晶体管314耦合到第一箝位晶体管318以产生数据信号。第一放大器级302可包括耦合到第二箝位晶体管348的第二负载晶体管344及耦合到第三箝位晶体管378的第三负载晶体管374。第二箝位晶体管348及第三箝位晶体管378可经配置以分别耦合到第一参考单元356及第二参考单元386以产生参考信号。第二放大器级312可耦合到读取数据路径310、第一参考路径340及第二参考路径370中的每一者。第二放大器级312可经配置以在端子316处基于数据信号与参考信号之间的差异提供输出信号Vout。第一箝位晶体管318、第二箝位晶体管348、第三箝位晶体管378、第一负载晶体管314、第二负载晶体管344及第三负载晶体管374可具有输入-输出(IO)装置配置。存储器单元326、第一参考单元356及第二参考单元386的晶体管330、360、390中的至少一者可具有核心装置配置。在特定实施例中，MUX晶体管324、MUX晶体管354及MUX晶体管384可具有核心装置配置。第二放大器级312可包括至少一个晶体管，所述至少一个晶体管具有核心装置配置且耦合到不超过电压限值Vlimit的第二供应电压V2。

如上所述，数据读取路径310中的每一者可包括第一负载晶体管314，所述第一负载晶体管314经由第一箝位晶体管318耦合到存储器单元326。第一负载晶体管314可具有第一装置配置以在第一供应电压Vamp下操作。在特定实施例中，第一装置配置可为非核心装置配置。在这些特定实施例中，第一装置配置可为输入-输出(IO)装置配置。存储器单元326可包括存取晶体管330，存取晶体管330可具有第二装置配置以在不超过小于第一供应电压Vamp的电压限值Vlimit的操作电压Vop下操作。在特定实施例中，第二装置配置可为核心装置配置。在这些特定实施例中，核心装置配置可具有小于非核心配置的物理尺寸。第一箝位晶体管318的控制端子308可经偏置以防止存储器单元326处的电压Vop超过电压限值Vlimit。在特定实施例中，电压限值Vlimit可为约1V。

如上所述，第一参考路径340可包括耦合到第一参考单元356的第二负载晶体管344，且第二参考路径370可包括耦合到第二参考单元386的第三负载晶体管374。第二负载晶体管344及第三负载晶体管374可具有第一装置配置。第一参考单元356及第二参考单元386各自可包括可具有第二装置配置的至少一个晶体管360、390。第二箝位晶体管348可防止第一参考单元356处的第二电压超过所述电压限值Vlimit。第三箝位晶体管378可防止第二参考单元386处的第三电压超过所述电压限值Vlimit。数据读取路径310中的MUX晶体管324可将存储器单元326选择性地耦合到第一箝位晶体管318。第一参考路径340中的MUX晶体管354可经偏置以将第一参考单元356耦合到第二箝位晶体管348。第二参考路径370中的MUX晶体管384可经偏置以将第二参考单元386耦合到第三箝位晶体管378。MUX晶体管324、354、384中的每一者可具有第二装置配置。

参看图4，描绘且大体上以400指定操作具有使用第一类型装置的放大器及使用第二类型装置的存储器阵列的存储器装置的方法的特定说明性实施例的流程图。在402处，可将第一放大器级耦合到存储器阵列。所述第一放大器级可包括具有输入-输出(IO)供应电压容限的晶体管。所述存储器阵列可包括具有小于IO供应电压容限的核心供应电压容限的晶体管。在特定实施例中，所述第一放大器级可为放大器112，且所述存储器阵列可为图1的存储器阵列102。在另一特定实施例中，所述第一放大器级可为第一放大器202，且所述存储器阵列可为图2的存储器阵列204。在另一特定实施例中，所述第一放大器级可为第一放大器级302，且所述存储器阵列可为图3的存储器阵列304。

继续到404，可将控制电压施加于耦合到存储器阵列的箝位晶体管以设定存储器阵列电压，使得存储器阵列电压小于核心供应电压容限。举例来说，可将控制电压Vclamp施加于耦合到存储器阵列204的箝位晶体管218、248及278以设定节点220、250及280处的电压，使得存储器阵列电压小于核心供应电压容限，例如图2中所说明。在特定实施例中，可将控制电压Vclamp施加于耦合到存储器阵列304的箝位晶体管318、348、378以设定存储器阵列电压Vop(图1)，使得存储器阵列电压Vop小于核心供应电压容限Vlimit，例如图3中所说明。不控制Vclamp的一个后果为存储器阵列电压可能会超过核心供应电压容限，从而使存储器阵列中的核心装置发生故障。

移动到406，可在存储器阵列的数据存储单元处执行数据读取操作以在第一放大器处产生数据信号。在特定实施例中，可在存储器阵列204的数据存储单元226处执行数据读取操作以使用例如图2中所说明的读取数据路径210在第一放大器202处产生数据信号。在特定实施例中，可在存储器阵列304的存储器单元326中的一者处执行数据读取操作以使用例如图3中所说明的读取数据路径310中的一者在第一放大器级302处产生数据信号。

前进到408，可将来自第一放大器级的数据信号与参考信号比较以在第二放大器级处产生输出信号。第二放大器级可包括具有核心供应电压容限的装置。在特定实施例中，可将来自第一放大器级302的数据信号与参考信号比较以在第二放大器级312处产生输出信号Vout，所述参考信号是使用例如图3中所说明的第一参考路径340及第二参考路径370产生。在特定实施例中，第二放大器级312可包括例如图3中所说明的具有核心供应电压容限的装置。

在特定实施例中，数据存储单元可经由选择晶体管耦合到第一箝位晶体管以使来自第一放大器的电压供应的电流能够穿过数据存储单元。举例来说，数据存储单元226可经由例如第一MUX晶体管224的选择晶体管耦合到第一箝位晶体管218，以使来自第一放大器202的电压供应206的电流能够穿过例如图2中所说明的数据存储单元226。作为另一实例，存储器单元326中的一者可经由例如MUX晶体管324中的相应一者的选择晶体管耦合到第一箝位晶体管318，以使来自第一放大器级302的电压供应的电流能够穿过例如图3中所说明的存储器单元326中的对应一者。在这些特定实施例中，例如第一MUX晶体管224及/或MUX晶体管324的选择晶体管可具有核心供应电压容限Vlimit。在这些特定实施例中，增加第一放大器202及/或第一放大器级302的电压供应Vamp会使数据读取操作的读取裕度增加。

所属领域的技术人员将进一步了解，结合本文中所揭示的实施例描述的各种说明性逻辑块、配置、模块、电路及算法步骤可实施为电子硬件、计算机软件或两者的组合。所属领域的技术人员可用变化的方式对于每一特定应用实施所描述的功能性，但这些实施决策不应被解释为导致脱离本发明的范围。

结合本文中所揭示的实施例描述的方法或算法的步骤可直接体现于硬件中、由处理器执行的软件模块中或两者的组合中。软件模块可驻留于随机存取存储器(RAM)、快闪存储器、只读存储器(ROM)、可编程只读存储器(PROM)、可擦除可编程只读存储器(EPROM)、电可擦除可编程只读存储器(EEPROM)、寄存器、硬盘、可装卸盘、压缩光盘只读存储器(CD-ROM)或此项技术中已知的任何其它形式的存储媒体中。示范性存储媒体耦合到处理器，使得处理器可从存储媒体读取信息且将信息写入到存储媒体。在替代例中，存储媒体可与处理器形成一体。处理器及存储媒体可驻留于专用集成电路(ASIC)中。ASIC可驻留于计算装置或用户终端中。在替代例中，处理器及存储媒体可作为离散组件驻留于计算装置或用户终端中。

提供所揭示的实施例的先前描述以使所属领域的技术人员能够制造或使用所揭示的实施例。所属领域的技术人员将容易明白对这些实施例的各种修改，且在不脱离本发明的范围的情况下，本文中所定义的一般原理可应用于其它实施例。由此，本发明不意在限于本文中所示的实施例，而应被赋予与如由所附权利要求书所界定的原理及新颖特征一致的尽可能广泛的范围。