一种带有高衬底-漏极击穿和嵌入式雪崩箝位二极管的横向超级结器件

摘要

本发明提出了横向功率器件的结构和制备方法，该器件包括一个带有形成在漏极和栅极之间的雪崩箝位二极管的超级结结构。该横向超级结结构降低了导通电阻，包括雪崩箝位二极管和N缓冲区在内的结构调整，增大了衬底和漏极之间的击穿电压，增强了非箝位感应开关(UIS)性能。

说明书

技术领域

本发明主要涉及半导体功率器件。更确切地说，本发明提出了横向功率器件的结构和制备方法，该器件包括一个带有形成在漏极和栅极之间的雪崩箝位二极管的超级结结构。该横向超级结结构降低了导通电阻，增大了衬底和漏极之间的击穿电压，增强了非箝位感应开关(UIS)性能。

背景技术

例如带有超级结结构的MOSFET功率器件等传统的半导体功率器件，可以在维持较高的击穿电压的同时，显著降低导通电阻，从而提高其性能。然而，在MOSFET器件中集成超级结结构的制备工艺和器件结构等方面，仍然面临诸多制造困难。由于传统的带有超级结结构的垂直高电压功率器件的结构特点需要多个费时、复杂和昂贵的制备工艺来支持，因此这种器件的生产难易程度以及生产成本都有局限性。现行的制备垂直结构的方法共包括多个连续的掩膜、植入和外延生长等步骤。要获得高密度的交替掺杂立柱则需要直接增加这些步骤的数量，这是无法达到的。太多的因素影响邻近的交替掺杂立柱之间的电荷平衡的准确性，使得可以尝试该高密度立柱的工艺范围极小。图1A表示一种典型的MOSFET垂直超级结器件，如同Tatsuhiko Fujihira在《应用物理快报(日本)》36(1997)，第6254-6262页发表的《半导体超级结器件的理论》一文中所述的那样，要制备如图1A所示的垂直电荷平衡的交替掺杂立柱不仅困难，而且成本很高，尤其当掺杂立柱的密度很高时。

基于上述原因，带有由交替掺杂导电类型的堆积式水平层形成的超级结结构的横向JFET功率器件，克服了这些难题。该器件可以与低压MOSFET级联，实现传统器件的常闭操作。Coe在专利4,754,310中提出了一种横向功率器件，该器件带有电荷平衡的超级结结构，交替导电类型的堆积式水平层在源极和漏极立柱之间延伸。这种堆积式水平层结构无需使用掩膜就可以高效率地制备。但是，如图1B所示的典型的器件结构却受到其漏极-衬底击穿电压的限制，并且由于难以提高其非箝位感应开关(UIS)，从而被进一步局限。图1C是另一种横向超级结器件的示例，如同Tatsuhiko Fujihira在上述论文《半导体超级结器件的理论》中所述的那样，该器件将电流分布到堆积式n-型导电通路上时，通道电阻会过大。

因此，在功率半导体器件的设计和制备领域中，提出形成横向功率器件的新颖的器件结构和制备方法是有必要的，可以解决上述困难与局限。

发明内容

因此，本发明的一方面提出了一种在P衬底上形成结型场效应管(JFET)功率器件的新型的、改良的制备方法和器件结构，该器件带有横向超级结结构，可以在N型深立柱之间延伸，就像在源极立柱和漏极立柱之间一样。这种常开的JFET器件具有实现高击穿电压的结构和器件特点，可以解决上述难题与局限。

本发明的另一方面在于，提出了一种形成结型场效应管(JFET)功率器件的新型的、改良的器件结构和制备方法，以便在漏极和下面的衬底之间引入一个垂直PN二极管，从而提高非箝位感应开关性能。该衬底在其底部带有一个栅极金属，可接栅极电势。

本发明的另一方面在于，提出的一种形成结型场效应管(JFET)功率器件的新型的、改良的器件结构和制备方法可以使这种带有深立柱型漏极立柱的JFET器件的结构作为一个嵌入式箝位二极管，将所有的雪崩电流转移出器件的超级结部分。

本发明的另一方面在于，提出了一种形成结型场效应管(JFET)功率器件的新型的、改良的器件结构和制备方法，使这种JFET器件的结构，在深漏极立柱下方含有一个埋入的N-缓冲层。由于漏极沟槽和衬底之间的柱形结，使E-场增量最小化的同时，还可以大幅降低漏极以下的峰值电场。随着电场拥挤的降低，击穿电压可以进一步升高。

本发明的较佳实施例主要提出了一种半导体功率器件。该半导体功率器件包括一个带有超级结结构的半导体衬底，并含有多个交替的P-掺杂和N-掺杂层，从沟槽源极立柱延伸到沟槽漏极立柱，其中沟槽源极立柱和漏极立柱穿过设置在半导体衬底中的超级结结构的两个相对面，向下延伸到半导体衬底中。该功率器件还含有一个栅极，在栅极上加载电压，以控制在源极和漏极立柱之间穿过超级结结构的电流。该栅极可以含有一个P+立柱，穿过超级结结构向下延伸，以接触衬底。该半导体衬底为带有表面的P-衬底，沟槽源极立柱和漏极立柱为N+立柱，在沟槽漏极立柱和P-衬底的结处形成一个二极管，起嵌入式雪崩箝位二极管的作用。在另一个实施例中，P-衬底还包括一个P+底部衬底，承载它上面的P-外延层。在一个实施例中，该半导体功率器件还包括一个设置在漏极沟槽下面的半导体衬底中的埋入的掺杂区，用于抑制电场拥挤，并提高漏极沟槽和衬底之间的击穿电压。在另一个实施例中，埋入的掺杂区为一个N-缓冲层，在沟槽源极立柱和漏极立柱之间横向延伸，并垂直设置在沟槽源极立柱和漏极立柱下面。在另一个实施例中，埋入的掺杂区为一个N-缓冲层，设置在下面的半导体衬底中，包围着沟槽漏极立柱的底部侧壁和底盘。在另一个实施例中，该半导体功率器件还包括一个源极和漏极级别的N扩散区，分别包围着沟槽源极和漏极立柱的侧壁。在另一个实施例中，栅极还包括一个设置在栅极沟槽中的沟槽P+立柱，连接到超级结结构的P掺杂层上，用于加载电压，控制流经超级结结构的电流。在另一个实施例中，该半导体功率器件还包括一个分级的P扩散区，具有一个分级的P掺杂结构，从沟槽栅极立柱的P+立柱开始扩散。在另一个实施例中，栅极还包括一个设置在栅极沟槽中的沟槽P+立柱，栅极沟槽连接到超级结结构的P掺杂层上，设置在沟槽源极立柱和沟槽漏极立柱之间，或在沟槽源极立柱附近，用于加载电压，控制流经超级结结构的电流。

本发明还提出了一种用于在半导体衬底上制备半导体功率器件的方法。该方法包括在P+衬底上方形成一个P-外延层，然后在P-外延层的顶面下方的埋入层深度的地方，植入一个N-缓冲层，作为一个埋入的N缓冲层；还可选择生长未掺杂的(或轻掺杂的)外延层，并植入P型和N型掺杂物，以构成交替的P掺杂层和N掺杂层，在埋入的N缓冲层上方，起一个横向超级结结构的作用；在半导体衬底中打开一个栅极沟槽，沟槽深度至少达到P-外延层，然后用栅极材料填充栅极沟槽；并且在半导体衬底中的横向超级结结构的两个对边上，打开源极和漏极沟槽，横向超级结结构的沟槽深度达到埋入的N缓冲层，然后用导电材料填充每个源极和漏极沟槽。在一个可选实施例中，在半导体衬底中打开栅极沟槽还包括在半导体衬底中植入P掺杂区，包围着栅极沟槽侧壁以及栅极沟槽的沟槽底面下方。在另一个实施例中，在半导体衬底中打开源极和漏极沟槽还包括在半导体衬底中植入N掺杂区，包围着源极和漏极沟槽的侧壁以及源极和漏极沟槽的沟槽底面下方。在另一个实施例中，用栅极材料填充栅极沟槽还包括在栅极沟槽的侧壁和底面上，形成一个多晶硅层作为填充层，然后将氧化层填充到栅极沟槽中，从半导体衬底的顶面上回刻多晶硅和氧化层。在另一个实施例中，在栅极沟槽中的多晶硅层可以是原位掺杂的p-型，也可选用从多晶硅到衬底中的扩散。在另一个实施例中，用导电立柱填充源极和漏极立柱还包括，将厚金属填充到源极和漏极沟槽中，然后从覆盖在半导体衬底的顶面上方的氧化层的顶面上，回刻厚金属层。在另一个实施例中，源极和漏极沟槽可以布满导电金属，立柱内剩余的空间可以用电介质、多晶硅或其他金属填充。在另一个实施例中，填充源极和漏极还包括，填充原位掺杂的N+多晶硅的立柱。在另一个实施例中，用N+原位掺杂的多晶硅填充，可以随后从上述衬底中的多晶硅开始扩散掺杂物。在另一个实施例中，可以利用选择性的外延生长，在栅极沟槽中以及源极和漏极沟槽中的N-型区域中，生长P-型区域。在另一个实施例中，在半导体衬底中打开栅极沟槽还包括，在终止区中打开栅极沟槽，终止区在有源器件区和半导体功率器件的晶片切片边界附近的漏极沟槽之间对面。

阅读以下详细说明并参照附图之后，本发明的这些和其他的特点和优势，对于本领域的技术人员而言，无疑将显而易见。

附图说明

图1A表示一种垂直功率器件的传统结构的剖面图。

图1B和1C表示传统的横向功率器件的剖面图。

图2表示本发明所述的横向超级结功率器件的剖面图。

图2-1表示本发明所述的横向超级结功率器件的一个可选实施例的剖面图。

图2A至2C为器件性能参数的图表，用于说明图2所示的超级结横向功率器件的性能改善。

图3和图4表示作为本发明的不同实施例的带有超级结结构的横向功率器件的剖面图。

图5A至5C表示在本发明所述的超级结横向功率器件中，放置栅极、漏极和源极立柱的不同布局配置的俯视图。

图6表示本发明所述的带有超级结的横向功率器件的终止区的剖面图。

图7A和7B分别表示本发明所述的一种功率器件的封装结构和电路连接的俯视图和电路图。

图8A和8B分别表示本发明所述的一种可选的功率器件的封装结构和电路连接的俯视图和电路图。

图9表示本发明所述的一种可选的功率器件的封装结构的俯视图。

图10A至10D表示制备本发明所述的超级结结构的工艺过程的剖面图。

图11A至11D表示用于制备本发明所述的超级结结构的可选工艺流程的剖面图。

图12A至12D表示用于制备本发明所述的超级结结构的可选工艺流程的剖面图。

图13A至13N表示用于制备本发明图2所示的超级结横向功率器件的工艺流程的剖面图。

图14A至14C表示本发明所述的高压超级结横向功率器件的集成方法的俯视图，该器件在一个单独的半导体晶片上带有一个低压MOSFET，构成常开器件。

图15以及图15-1至15-3表示具有交叉指型源极/栅极叉指和漏极叉指的可能结构的俯视图。

图16和17表示在叉指末端降低电场拥挤方法的俯视图。

图18A至18C表示本发明所述的可选实施例的剖面图。

图19表示本发明的一种可选实施例的剖面图。

具体实施方式

参照图2表示一种横向功率器件100的剖面图，用于说明本发明所述的新型结构和制备特征的新思路。该横向功率器件100位于P+衬底105上，并含有一个设置在衬底的底面上的栅极金属电极110。P+衬底105的上方还含有一个P外延层106。该横向功率器件100包括一个源极和一个漏极，作为N+立柱120-S和N+立柱120-D，分别设置在半导体衬底的两个对边上的第一和第二沟槽中。P+掺杂立柱130设置在另一个沟槽中，作为横向功率器件的栅极。P+掺杂立柱130连接到P-外延层106上，使得P+衬底105向栅极偏置，并且栅极金属110可以位于P+衬底105的底部，以便控制栅极立柱130。源极和漏极120-S以及120-D可以由填充沟槽的N+掺杂多晶硅构成，或由衬垫沟槽的N+区以及填充沟槽的金属插头构成，或其他任何用于可形成导电N+立柱的方法。

该横向功率器件具有一个超级结结构，作为交替P掺杂外延层140-1、140-2、140-3，...，140-N以及N掺杂外延层150-1、150-2、150-3，...，150-N的多个堆积层。这些交替的P掺杂和N掺杂外延层在N+源极立柱120-S和N+漏极立柱120-D之间，提供电荷平衡的导电通道。超级结堆栈的顶部和底部p掺杂层具有中间的p和n区的一半电荷，以维持适当的电荷平衡。电流在源极120-S和漏极120-D之间，沿横向方向传导，栅极130控制并开启、关闭功率器件100。由图5A-5C所示的顶部布局可以看出，源极和栅极立柱120-S、130放置在可以使电流在源极120-S和漏极120-D之间传导的位置。

该横向功率器件100还包括一个在超级结结构下面，位于N+掺杂漏极立柱120-D的下方的N缓冲层160。由于漏极120下方的柱形结由设置在沟槽中的N+立柱构成，所以使用N-缓冲层160降低漏极下方的电场，以抵消电场拥挤。众所周知，在尖角或转弯处附近电场激增，会使击穿电压降低。若无N-缓冲层160，N+漏极立柱120-D的底部就会与外延层106形成一个PN结，具有比较尖锐的曲率，曲率半径为r。但是，随着N-缓冲层160的形成，从漏极立柱120-D到栅极的PN结的曲率大幅降低(基本上降到没有曲率)，也就是说，等效半径增加了。这不仅极大地增加了器件的击穿电压，而且还将漏极立柱120-D沟槽的底部半径从器件的击穿电压分离退藕出来。从而可以将漏极立柱120-D制作得很薄，而不必担心会对击穿电压造成负面影响。埋入的N-缓冲层带有掺杂浓度，使击穿电压达到最大，并将雪崩电流转移远离器件的超级结部分。P+栅极立柱穿过N缓冲层160，连接到P-外延层106上。为了实现这种方式，P+栅极立柱的深度可以比N缓冲层160还深。N缓冲层160可以设计成在正向阻断时完全耗尽，以阻止源极和漏极之间短路时。还可选择将P-外延层的一部分107置于N缓冲层160上方。

如图2所示，N缓冲层160可以是一个跨越整个结构的掺杂层。还可选择，如图2-1所示的横向功率器件100-1，N缓冲层160-1可以是平整的，但是仅仅形成在器件的特定部分中。即使缩短N缓冲层160-1，仍可以有效地降低N+漏极立柱120-D底部的曲率，进而减少电场拥挤并改善器件击穿。可以使用掩膜制备N缓冲层160-1。例如，在制备P-外延层106时，可以将N缓冲层160-1作为一个带掩膜的埋入植入物植入。

超级结器件通常很容易受到雪崩击穿带来的损害。如果雪崩击穿发生在电荷平衡区，雪崩电流会在它初始的小区域上聚集并放大，对该区域造成永久性的损害。基于上述原因，应在漏极和栅极之间形成一个从P-外延层106到N+漏极立柱120-D的嵌入式雪崩箝位二极管121。要达到上述目的，必须确保从N+漏极立柱120-D到P-外延层106下方的PN结的击穿电压，低于超级结区域(由电荷平衡的N和P层140-1、150-1，...形成)的击穿电压，从而在此处形成雪崩稳压二极管121。该雪崩二极管121比超级结区域更加坚固，而且具有更高的非箝位感应开关(UIS)定级。通过确保它早于超级结被击穿，横向功率器件100的UIS定级可以与超级结区域的UIS定级脱离，取而代之的是反应嵌入式雪崩二极管121的UIS定级。因此，漏极立柱120-D和P衬底105之间的击穿电压应设计得尽可能的高，同时也并不能超过超级结区域的击穿电压，以便箝位雪崩击穿。

图2B为击穿电压BV与缓冲层160的掺杂浓度之间的关系图，这表示可以通过优化缓冲层的设计来获得最大的击穿。在本例中，缓冲层的厚度设为5.5um，掺杂等级是变化的。峰值击穿出现在1.5-1.8E15cm-3的缓冲掺杂处。图2A为缓冲层(t缓冲)的厚度与缓冲掺杂浓度(N缓冲)之间的关系图，这表明利用更低的掺杂浓度以及更大的厚度，可以获得同样的缓冲电荷。图2C为击穿电压(BV)与P外延层(106)掺杂浓度的关系图，这表明对于5.5um特定厚度的缓冲层而言，缓冲掺杂等级(N缓冲)的典型效果，及其与P-外延层掺杂等级的相互作用。在所示的数据范围内，增加P外延层掺杂浓度会降低击穿，增加缓冲层掺杂浓度会提高击穿。然而，如果缓冲层的掺杂浓度非常高，缓冲层将不会耗尽。优选缓冲层的掺杂，可实现P-外延层掺杂的宽工艺窗口。可根据所需的击穿和工作特点，选择不同的层厚以及掺杂浓度。

图3表示依据本发明的一个可选实施例，另一种横向功率器件100’的剖面图。该横向功率器件100’的结构与图2所示的横向功率器件100的结构类似。唯一的区别在于，N-缓冲层160’是在打开漏极立柱120-D的沟槽刻蚀过程后，将N+植入穿过沟槽底部成为沟槽底部缓冲层160’。埋入的N-缓冲层160’将N+漏极立柱120-D底部曲率的有效半径增加到r’，从而使电场扩散(即削弱电场拥挤)并提高了漏极立柱120-D底部的击穿电压。此外，为漏极立柱120-D下方埋入的N-缓冲层160’选取合适的掺杂浓度，以改善击穿电压，并将雪崩电流转移出器件的超级结部分。对N-缓冲层160’进行植入之后，在漏极沟槽中会形成漏极立柱120-D的剩余部分。

图4表示依据本发明的一个可选实施例，另一种横向功率器件100”的剖面图。该横向功率器件100”的结构与图2所示的横向功率器件100的结构类似。不同之处在于，立柱结构是由分别位于N+漏极立柱120-D和N+源极立柱120-S附近的分级的N区125-D和125-S，以及位于P+栅极立柱130附近的分级的P掺杂区135构成的。通过扩散来自N+漏极立柱120-D、N+源极立柱120-S以及P+栅极立柱130的掺杂物，形成上述分级的区域，并且这些分级区域的掺杂浓度低于立柱120-S、120-D以及130的掺杂浓度，以便阻止深沟槽处电场激增。这些N/P分级的区域125-S、125-D以及135，可以有效地将电场推进到超级结区域的高质量的半导体材料中(例如140-1、150-1等)，而并非推进到沟槽内，从而容许120-S、120-D、130的沟槽内存在空位和缺陷，在填充沟槽时是很容易出现空位和缺陷的。此外，第一场板128-FP形成在漏极接头128下面的漏极立柱120-D上方，第二场板138-FP形成在源极接头138下面的源极立柱120-S上方。这些场板可以阻止沟槽区域120-S和120-D的边缘附近表面处的电场激增。源极和漏极接头138、128可以由金属构成，并通过绝缘层(例如厚氧化物或硼酸硅玻璃BPSG)的开口，分别连接到源极和漏极立柱120-S和120-D上。此外，漏极下方埋入的N-缓冲层160带有掺杂浓度，可使击穿电压达到最大，并将雪崩电流转移出器件的超级结部分。

图5A、5B和5C表示将P+栅极立柱130，安排在相对于作为N+掺杂立柱的源极和漏极120-S和120-D的不同位置的三种可能的结构的俯视图。图5A、5B和5C表示源极和漏极在衬底105的两个相对边(尽管衬底105上方仅仅表示出了顶部P层140-1)上作为掺杂立柱。图5A表示栅极立柱130作为P+掺杂立柱，在源极立柱120-S前面带有缺口，使P+立柱起栅极的作用，通过负栅极偏压夹断源极，从而阻止电流流经源极120-S到漏极120-D之间。图5B表示N+立柱起源极120-S的作用，其缺口使图2至图4中所有的P-层150-1、150-2，...，150-N都连接到P-掺杂栅极立柱130上，起栅极的作用，栅极立柱130位于N+源极立柱120-S后面，以控制源极和漏极之间的电流。在这种情况下，通过超级结堆栈中的P-型电荷平衡层，利用N-型导电通道的耗尽，实现夹断。P-掺杂栅极立柱130用于将超级结堆栈中所有的P-层连接到公共栅极电势上，利用栅极和源极之间的反偏压，使夹断更加容易。图5B所示的器件结构可以缩短源极和漏极之间的路径，从而降低导通电阻Rds-A。图5C表示图5B所示结构的一种变形，使源极和栅极沟槽120-S和130相互交错。此项技术对于最小化横向器件的晶体管元间距十分有效，小晶体管元间距有利于优化Rds-A。

图6表示在如图2至4所示的有源区101中，一种带有超级结结构的横向功率器件100’”的剖面图。该横向功率器件还包括一个形成在晶片边缘170附近的终止区108中的终止P立柱130’，用于将半导体晶片切割成独立的芯片。终止P-立柱130’可以在与制备有源区101的P+栅极立柱130的相同的过程中形成。有源区101位于器件的外围/终止区108中，终止P-立柱130’位于有源区101和晶片边缘170之间，作为一个环，围绕在有源区101周围。在将器件锯成晶片边缘170时，N+源极立柱120-S和终止区的衬底之间可能会发生短路，终止P-立柱130’可以阻止这种短路。

参照图7A和7B，分别表示封装300的俯视图和电路图，封装300带有本发明所述的高压(HV)横向超级结(SJ)场效应管(JFET)100-7(例如图2-6所示的SJ JFET)的级联连接，位于MOSFET器件200上方，器件200的晶片尺寸较大。位于高压超级结JFET 100-7晶片底部的高压JFET的栅极金属层110(在图7A中没有表示出)，直接组装在MOSFET器件200的源极金属层210上，并与源极金属层210保持接触。MOSFET器件200的栅极230通过接合引线233连接到栅极端子330上。接触高压超级结JFET100-7的漏极立柱120-D的漏极端子128，通过接合引线123连接到漏极端子320上，接触高压超级结JFET 100-7的源极立柱120-S的源极端子138，通过接合引线122经由晶片垫301连接到漏极电极220上。位于MOSFET器件200底部的MOSFET漏极电极220(图7A中没有表示出)，组装到封装300的晶片垫301上方，并通过接合引线122，连接到高压超级结JFET器件100-7的源极垫138上。MOSFET器件200的源极通过接合引线232连接源极引脚310。成型密封剂的轮廓如虚线302所示。如图7B所示的带有级联电路结构的封装300，可用作一个常态断路的电源开关。如图7B所示的级联电路允许常态断路的MOSFET 200控制常态导通的JFET 100-7，将封装300中的整个器件作为一个具有栅极330、漏极320和源极310的常态断路的电源开关。JFET100-7包括本发明所示的嵌入式雪崩二极管121，与图2-4中所示的二极管类似。JFET 100-7可以是一个高压超级结器件，提供高压闭锁，而控制它的MOSFET只是一个简易的低压器件。在许多应用中，由于常态断路的电源开关器件在电路启动时保持断路、与现有的设计和环境兼容等原因，常态断路的电源开关比常态导通的电源开关更受欢迎。由于可使用一个很大的低压MOSFET 210，因此这种结构有助于使串联的低压MOSFET上的导通电阻退化达到最小，而且堆栈式布局可获得导通电阻的目标值所需要的最小封装尺寸。

图8A和8B分别表示封装300’的俯视图和电路图，封装300带有本发明所述的高压(HV)横向超级结(SJ)场效应管(JFET)100-8之间的级联连接，位于封装300’的晶片焊盘301’上方。高压横向超级结FET100-8的晶片尺寸较大，以承载一个具有底部漏极电极220’(图8A中没有表示出)的较小的MOSFET器件200’，MOSFET器件的底部漏极电极220’直接组装在高压JFET 100-8的源极电极138’上。MOSFET200’的栅极230’通过接合引线233’，连接到栅极端子330’上，MOSFET200’的源极电极210’通过另一个接合引线232’，连接到源极端子310’上。高压超级结JFET 100-8的漏极电极128’通过接合引线122’，连接到漏极端子320’上。高压超级结JFET 100-8的底部还带有一个底部栅极电极110’(图8A中没有表示出)，底部栅极电极110’组装在晶片焊盘301’上方。晶片焊盘连接到源极电极310’上，从而在MOSFET 200’的源极金属210’和高压超级结JFET 100-8的栅极110’之间提供连接。成型密封剂的轮廓如虚线302’所示。与图7A和7B类似，封装300’也在级联电路结构中，如图8B所示。如图2-4所示，JFET 100-8含有一个嵌入式雪崩二极管121’。在该结构中，由于可以在封装内放置一个很大的JFET100-8晶片，因此高压器件的导通电阻可降至最低。在高压超级结JFET 100-8上的低压MOSFET 200’的堆栈，极好地利用了封装302’中可用的晶片垫区域。此外，由于大部分的热量都将在高压超级结JFET中耗散，因此这种结构通过晶片垫301’，使热量直接从高压超级结JFET 100-8转移到散热器上。低压MOSFET 200’的漏极同高压超级结JFET 100-8的源极直接接触，使功率器件的主电流路径中的电感降至最低。以上内容都是图8A所示的结构所具备的优势。

依据图7A、7B、8A和8B，本发明还提出一种电子器件的封装。该电子器件封装含有一个低压(LV)金属氧化物半导体场效应管(MOSFET)。该电子器件封装还含有一个具有底部栅极电极以及顶部源极和漏极电极的高压(HV)超级结JFET(SJ-JFET)，其中低压MOSFET和高压超级结JFET都同级联连接一起封装，并且高压超级结JFET的栅极连接到LV MOSFET的源极上，高压超级结JFET的源极连接到低压MOSFET的漏极上。高压超级结JFET和低压MOSFET位于堆栈结构中。在一个实施例中，低压MOSFET的晶片区域较大，带有一个顶部源极金属，以便直接在顶部源极金属上面组装高压超级结JFET的底部栅极电极；以及一个引线框，以便将低压MOSFET放置在引线框的焊盘上。在另一个实施例中，高压超级结JFET的晶片区域较大，带有一个顶部源极金属，以便直接在顶部源极金属上面组装高压超级结JFET的底部栅极电极；以及一个引线框，以便将低压MOSFET放置在引线框的焊盘上。

图9表示另一种共同封装的可能结构，其中在一个可选封装300”中，高压横向超级结JFET 100”与低压MOSFET200”共同封装在一起，依据本发明的实施例可制备高压超级结JFET 100-9。虽然在一个级联结构中，高压超级结JFET 100-9再次同MOSFET 200”共同封装在一起，但是在这种情况下是它们是肩并肩地共同封装，而非处在一个堆栈结构中。JFET 100-9的底部栅极(图中没有表示出)组装在封装300”的第一晶片焊盘301”上方。第一晶片焊盘301”也连接到封装300”的源极电极310”上。源极电极310”还通过接合引线，连接到MOSFET 200”的源极金属210”上。栅极电极330”连接到MOSFET 200”的栅极金属230”上。MOSFET的底部漏极(图中没有表示出)组装在第二晶片焊盘302”上方。第二晶片焊盘302”也通过接合引线，连接到JFET 100-9的源极金属120”-S上。并且JFET 100-9的漏极金属120”-D通过接合引线，连接到漏极电极320”上。用成型密封剂覆盖封装300”，成型密封剂的轮廓如图中虚线303”所示。

图10A至10D表示制备横向超级结结构交替的P-层和N-层的过程。在图10A中，生成一个目标P外延层，以形成约带有2e12cm-2电荷的P掺杂外延层40-1。在图10B中，在P掺杂外延层40-1的上方生成一个目标N外延层，以形成约带有2e12cm-2电荷的N外延层。在图10C和10D中重复这些步骤，以便外延生成P外延层40-2和N外延层50-2。制备横向超级结结构中其余的交替N和P层，可根据需要重复这些步骤。本领域的技术人员可利用双腔外延反应器，轻松生成这种交替顺序的外延层。需注意的是，超级结堆栈的顶部和底部p-层中的电荷量通常为1E12cm-2，或者是标准层电荷的一半，以便获得适当的电荷平衡。

图11A至11D表示用于制备交替的P-层和N-层可选的工艺过程。在图11A中，生成一个目标P外延层41，以形成约带有2e12cm-2电荷的P掺杂外延层41。在图11B中，在P掺杂外延层41的顶面上设置一个屏蔽氧化层142，进行低能量的N型植入，在P掺杂外延层41上方形成N型层50-1，剩下P掺杂外延层41的底部作为P型层40-1。在图11C中，除去屏蔽氧化物42，并从在具有2e12cm-2电荷的N型层50-1上方生成P-掺杂外延层42开始，重复该过程。如图11D所示，制备横向超级结结构中其余的交替N和P层，可根据需要重复这些步骤。反之亦然，通过生成一个目标N-掺杂外延层，并进行低能量P型植入，在顶部形成一个P型层，在底部留下一个N型层。植入工艺是一项成熟的制备工艺，可以精确地控制掺杂层的掺杂浓度。作为示例，可以利用砷植入，制备N-掺杂层50-1和50-2。

图12A至12D表示用于制备交替的P-层和N-层可选的工艺过程。在图12A中，生长一个轻掺杂的P型外延层45，其电阻率约为100Ohm-cm甚至更大。也可选用N型或本征半导体材料作为轻掺杂的外延层45。然后在轻掺杂的P外延层45的顶面上形成一个屏蔽氧化层142，并通过表层高能量硼植入，形成P掺杂外延层40-1，再利用锑或砷的低能量植入，形成N-掺杂层50-1。在图12C中，剥去屏蔽氧化层142，并生成一个第二外延层46，其特点和层45的特点相同。在图12D中，在衬底上制备屏蔽氧化物142，重复进行硼和砷植入，分别形成P层40-2和N层50-2。制备横向超级结结构中其余的交替N和P层，可根据需要重复这些步骤。尽管上述过程是通过在每个外延生成中植入两个层来实现的，但是也可以通过在每个外延生成中植入一个层，或植入两个以上来实现。此外，超级结堆栈的顶部和底部P-层中的电荷量通常为1E12cm-2，或者是标准层电荷的一半，以便获得适当的电荷平衡。

无需使用掩膜，就可以根据上述内容高效、快速地制备这些交替的P层和N层40-1、50-1等。可以在P+衬底和P-外延层(例如图2所示的P+衬底105以及P-外延层106)的上方，制备这些交替的P层和N层40-1、50-1等。也可以按照与上述相类似的方式通过植入或外延生长，制备N缓冲层(例如图2所示的N缓冲层160)。

图13A至13N为一系列剖面图，表示用于制备本发明所示的带有横向超级结结构的JFET器件的工艺流程。图13A表示承载着P-外延层205的P+衬底200，所设计的掺杂浓度和层厚度可抵御600伏电压。利用图10至12所述工艺中的一个工艺，就可以将N缓冲层210形成在P-外延层上方，交替的P和N掺杂层215和220分别作为电荷平衡层，形成在N缓冲层210的上方。也可以通过外延生成，或植入掺杂物并扩散到P-外延层205的顶部，形成N缓冲层210。在图13B中，形成一个硬掩膜层222，例如通过热氧化过程，生长一个大约200埃厚度的氧化层，然后沉积氧化物，形成厚氧化层，作为硬掩膜层222。通过硬掩膜222，利用光致抗蚀剂掩膜进行刻蚀，并形成开口223。在图13C中，利用沟槽刻蚀过程，打开栅极沟槽225，栅极沟槽225参果缓冲层210，垂直延伸到P-外延层205，其深度约为60微米，宽度约为10微米。栅极沟槽225可带有88度的轻微斜度，这有利于器件的制备。在图13D中，用硼离子进行P+植入，其植入能量为40Kev，浓度为5E15cm-2，倾斜角约为7度，四个90-度旋转，然后用相同的离子量将硼离子垂直植入到栅极沟槽中，以便在栅极沟槽225周围形成P+区230。多晶硅层也可以作为掺杂的p+，以降低栅极沟槽的电阻。然后，通过回刻多晶硅和氧化物，除去栅极沟槽225的顶面上方的多晶硅和氧化物。虽然多晶硅层235是可选的，但是它可以作为刻蚀或化学机械抛光(CMP)到氧化层240过程的终点。多晶硅235可以无掺杂地沉积——然后来自P+层230的P型掺杂物将扩散到多晶硅235中。

在图13F中，第二氧化层222’沉积在第一氧化层222上方。在图13G中，通过氧化层222和222’，利用源极/漏极掩膜，打开沟槽开口224。在图13H中，通过超级结结构，将源极和漏极沟槽245-S和245-D刻蚀到正好触及N缓冲层210的深度。在一个实施例中，沟槽的深度约在40至44微米之间，宽度约为10微米。不管怎样，源极和漏极沟槽245-S和245-D都应该终止在N缓冲层210中。然后，制备过程继续进行，先利用倾斜角约为7度的N+植入，在侧壁周围形成N+区255，随后进行垂直的N+植入。在侧壁周围，以及源极和漏极沟槽245-S和245-D的底面下方，都形成一个N+区255。在图13I中，首先沉积一个Ti/TiN层260，覆盖在侧壁、沟槽的底面以及衬底的顶面上方。然后，沉积一个6-8微米的厚金属层250，以填充沟槽245-S和245-D。在图13J中，利用化学机械抛光(CMP)工艺，除去金属层250的顶部，形成一个平整的顶面。在图13K中，在顶面上沉积第二金属层261，覆盖在Ti/TiN层260上方。在沉积金属层270之前，也可以选择再沉积另一个Ti/TiN层261。在图13L中，利用金属掩膜，使金属层270形成源极金属270-S和漏极金属270-D的图案。在图13M中，形成一个钝化层280(例如带有一个由标准的SiO2/氮化物/聚酰亚胺堆栈构成的层)，然后利用钝化层掩膜，形成钝化层280的图案，以便暴露出源极金属270-S和漏极金属270-D。在图13N中，利用背部研磨操作，以及背部金属化工艺，在P+衬底200的底面上形成底部栅极层290，这就完成了整个制备过程。

图14A-14C为俯视图，表示将低压MOSFET同本发明所述的高压横向超级结JFET集成在一个独立的半导体晶片上的三种可能的方式。为了将器件做出一个常态断路的电源开关器件，MOSFET可以同JFET一起放置在一个级联电路结构中。在图14A中，半导体晶片390A含有一个本发明所述的高压横向超级结JFET 391A以及一个低压MOSFET区392A。在图14B中，三个MOSFET区392B分布在整个独立的大JFET区391A上，从而降低在晶片390B中的封装电阻和电感。在图14C中，MOSFET 392C集成在晶片390C中JFET 391C的每个晶体管元中。MOSFET和JFET在级联结构中，可以内部连接和/或外部连接。低压MOSFET是一项众所周知的技术，可用于包括横向MOSFE、垂直MOSFET、沟槽栅极、平面栅极等在内的任何形式，并且如果MOSFET和JFET还没有在半导体晶片内连接起来，则可使用多种不同的封装体系，在级联电路结构中将MOSFET连接到JFET上。

图15表示在一个大面积器件中，源极/栅极和漏极叉指结构的俯视图。利用图2-4的标签，图15中的装置表示多个交叉型的叉指。一组叉指，即源极/栅极叉指139，被源极金属138覆盖。第二组叉指——漏极叉指129被漏极金属128覆盖。源极/栅极叉指139和漏极叉指129相互交叉。N+源极立柱120-S和P+栅极立柱130位于源极叉指139中，源极金属138下方。N+源极立柱120-S接触源极金属138，但是P+栅极立柱130却与源极金属138(例如通过氧化层)绝缘。源极和栅极立柱120-S和130沿源极/栅极叉指139，位于一个交错的结构中。N+漏极立柱120-D位于漏极叉指129中，漏极金属128下方。横向超级结结构的漂流区位于源极和漏极叉指之间，只能看到它的顶部P型层14-1。为了更加清晰地说明，在本视图中没有表示出氧化物。

在一个实施例中，为了增强电场扩散，以及为整个器件提供一致的击穿电压，叉指末端和附近金属层之间的末端长度L1，与源极/栅极叉指139和漏极叉指129之间的并排端长度L2相比，要做得更大。例如，L2可以是L1的两倍。

在另一个实施例中，P+栅极立柱130的面积较小，为N+源极立柱120-S留出较大的面积。这可以减少由于P+栅极立柱130打断了N+源极立柱120-S而引起的电流分散，从而降低了漏极至源极电阻Rds。

在另一个实施例中，N+源极立柱120-S、P+栅极立柱130以及N+漏极立柱120-D的角落都制成圆角，以防止电场在尖角处产生电场拥挤。

图15所示的布局可用于如图15-1所示的半导体晶片199。源极金属138设置在源极/栅极叉指139和漏极叉指129的外围，漏极金属128设置在里面。还可选择，源极金属138在里面，漏极金属129在外面。晶片边缘170位于晶片199的边缘上。与图6所示的器件100”’类似，晶片199’也可含有一个终止环P+立柱130’，围绕着晶片199’的有源区，如图15-2所示。终止环P+立柱130’形成在器件的有源区(源极/栅极叉指139和漏极叉指129的区域)和晶片边缘170之间。

在源极金属138内，形成一定的空间给源极垫137，以便贴装电连接(例如引线接合)。同样地，也在漏极金属128内，形成一定的空间给漏极垫127，以便电连接。

图15-3表示一种类似于图15的可选布局，其中晶片199”还包括一个位于其顶面上的栅极垫131。这在要求栅极电阻Rg最小的高速开关应用中非常有用。然后利用一个多晶硅或第二金属层，互联栅极沟槽，使其绝大部分都位于源极金属区下方，并延伸到栅极垫131处。

图16表示另一种在叉指129、139的末端，降低电场拥挤(从而增大击穿电压)的工艺。在本实施例中，植入横向超级结结构的顶部，有助于散开电场。在漏极叉指129的末端附近，在表面上进行N型植入，以形成N型尖区171。在源极/栅极叉指139的末端附近，在表面上进行P型植入，以形成P型尖区172。还可选择，在形成P和N层的同时，在超级结结构内，将同种类型的植入物植入得更深。植入物类型应与叉指末端处立柱的类型相同。

然而，在另一个实施例中，通过给N缓冲层160’添加掩膜，使它仅形成在图2-1所示的特定选区中，也可以达到在叉指末端处降低电场拥挤的相同效果。图17表示缓冲层的俯视图。漏极叉指129和源极/栅极叉指139的轮廓如图中虚线所示。N缓冲层160-1可以形成在除了源极/栅极叉指139末端附近之外的所有区域中，有效地保留了与图16所示的P型尖区172的形状类似的P型区172’，N缓冲层160-1包围着P型区172’。

图18A表示本发明所述的横向超级结底部栅极JFET 600，栅极、源极和漏极立柱与图2所示的底部栅极JFET 100中的相类似。横向超级结结构分别形成于电荷平衡的堆积式交替P和N层640和650。这些层位于P-外延层615上，P-外延层615位于P+栅极衬底605上。栅极金属610形成在P+栅极衬底605下方。N+源极立柱620-S穿过横向超级结结构向下延伸。N+漏极立柱620-D与之类似，也穿过横向超级结结构延伸到N+源极立柱620-S的对面。N+漏极立柱620-D和N+源极立柱620-S都具有衬里层625。可以用金属或多晶硅等导电材料填充其余的N+立柱620-S、620-D。漏极金属620-D-M和源极金属620-S-M形成在顶面上方，通过氧化物607，分别接触漏极立柱620-D和源极立柱620-S。N缓冲层660形成在N+漏极立柱620-D下方，以降低漏极立柱底部的曲率效应，并提高击穿电压。从P+栅极衬底605和P-外延层615到N+漏极立柱620-D(以及N-缓冲层660以及N+衬里层625)，可以形成一个雪崩二极管621。还可以形成一个P+栅极立柱630，用于控制JFET 600。栅极立柱630向下延伸，与P外延层615相接触，衬有P层635，可以通过植入、沉积、扩散、外延生成或上述的其他方法形成P+栅极立柱630。

如图18B所示的JFET 600’，P+栅极立柱630也可以在顶部连接到栅极金属630-M上。这有助于降低栅极电阻Rg。另一种降低栅极电阻Rg的方法是用金属填充P+栅极立柱630。在另一个实施例中，如图18C所示，P+栅极立柱630”向下延伸到P+衬底中，这也有助于降低栅极电阻Rg。

另一项用于减少N+漏极立柱620-D下方的电场拥挤的技术是，在漏极立柱下方形成一个N+浮岛661，如图19所示的JFET 600”’中那样，作为N+漏极立柱620-D底部的屏蔽。

尽管上述实施例是以硅为例做的说明，但是本领域的技术人员应理解，该技术也可用于碳化硅(SiC)、锗(Ge)、金刚石、砷化镓(GaAs)或氮化镓(GaN)等任一种半导体材料。而且应理解，N+和P+立柱含有源极、漏极和栅极立柱，可以由多种不同的方式制成。虽然本发明阐述的是一种N-通道JFET，但是通过转换P型和N型半导体区域的导电类型，本发明也可用于P-通道JFET。

尽管就现有的较佳实施例对本发明做了说明，但不应局限于此。阅读该说明后，各种变化和修正对于本领域的技术人员而言无疑将显而易见。例如，尽管上述实施例阐述的是一种n-通道器件，但是通过转换半导体区域的导电类型，本发明也可用于p-通道器件。因此，所附的权利要求书应看作是涵盖本发明真实意图和范围内的全部变化和修正。