基于嵌入式高速收发器的校准逻辑系统

摘要

本发明公开了一种基于嵌入式高速收发器的校准逻辑系统，包括多组捆绑式高速收发器对，其中，高速收发器对中包括在训练序号控制下输出高速串行数据的发送电路以及接收高速串行数据且完成校准逻辑的接收电路，其中，所述发送电路包括依序相连接的训练序列单元、多路复用门、缓冲器、8B/10B编码器、去偏斜校正缓冲器以及高速端口，所述接受电路包括依序相连接的高速收发器模块、COMMA检测模块、编码检测模块、8B/10B解码器以及队列模块。本发明优点在于校准逻辑可满足上电自校准的需求，且能够普遍应用到不同的嵌入式芯片组配置，可确保实现可靠且准确的数据传输；以及可补偿捆绑式高速收发器的频率差，校准过程简单，实用性强。