采用形成在下部导体上方的选择性制造的碳纳米管可逆电阻转换元件的存储器单元及其形成方法

摘要

在一些方面，制造存储器单元的方法被提供，该方法包括(1)在基板上方制造第一导体；(2)在第一导体上方选择性地制造碳纳米管(CNT)材料；(3)在CNT材料上方制造二极管；以及(4)在二极管上方制造第二导体。也提供许多其他方面。

说明书

本申请要求以下美国正式专利申请的优先权，该专利申请以引用方式整体引入在此，该美国正式专利申请为：于2007年12月31日提交的名称为″MEMORY CELL THAT EMPLOYS A SELECTIVELY FABRICATEDCARBON NANO-TUBE REVERSIBLE RESISTANCE-SWITCHINGELEMENT FORMED OVER A BOTTOM CONDUCTOR AND METHODSOF FORMING THE SAME″的第11/968,156号美国专利申请(律师案号：SD-MXD-351)。

相关申请的交叉引用

本申请与以下专利申请有关，为了所有的目的，以下专利申请以引用方式整体引入在此：

于2007年12月31日提交的名称为″MEMORY CELL THAT EMPLOYSA SELECTIVELY FABRICATED CARBON NANO-TUBE REVERSIBLERESISTANCE-SWITCHING ELEMENT AND METHODS OF FORMINGTHE SAME″的第11/968,154号美国专利申请(案号：MD-348)。

于2007年12月31日提交的名称为″MEMORY CELL WITHPLANARIZED CARBON NANOTUBE LAYER AND METHODS OFFORMING THE SAME″的第11/968,159号美国专利申请(案号：MD-368)。

技术领域

本发明涉及一种非易失性存储器，更具体地，涉及采用形成在下部导体上方的选择性制造的碳纳米管(CNT)可逆电阻转换元件的存储器单元及其形成方法。

背景技术

由可逆电阻转换元件形成的非易失性存储器是已知的。例如，于2005年5月9日提交的名称为″REWRITEABLE MEMORY CELL COMPRISING ADIODE AND A RESISTANCE-SWITCHING MATERIAL″的第11/125,939号美国专利申请(下面被称为″′939申请″)(为了所有的目的，其以引用方式整体引入在此)描述了可重写的非易失性存储器单元，该可重写的非易失性存储器单元包括与诸如金属氧化物或者金属氮化物的可逆电阻率转换材料串联耦接的二极管。

然而，由可重写的电阻率转换材料制造存储器在技术上具有挑战性；并且期望采用可逆电阻率转换材料的存储器的改进的形成方法。

发明内容

在本发明的第一方面中，制造存储器单元的方法被提供，该方法包括(1)在基板上方制造第一导体；(2)在第一导体上方选择性地制造碳纳米管(CNT)材料；(3)在CNT材料上方制造二极管；以及(4)在二极管上方制造第二导体。

在本发明的第二方面中，制造存储器单元的方法被提供，该方法包括(1)在基板上方制造第一导体；(2)通过在第一导体上方选择性地制造碳纳米管(CNT)材料而在第一导体上方制造可逆电阻转换元件；(3)在可逆电阻转换元件上方制造垂直多晶二极管；以及(5)在垂直多晶二极管上方制造第二导体。

在本发明的第三方面中，存储器单元被提供，该存储器单元包括(1)第一导体；(2)可逆电阻转换元件，包括选择性地制造在第一导体上方的碳纳米管(CNT)材料；(3)二极管，形成在可逆电阻转换元件上方；以及(4)第二导体，形成在二极管上方。

在本发明的第四方面中，多个非易失性存储器单元被提供，其包括(1)多个第一基本平行、基本共面的导体，沿第一方向延伸；(2)多个二极管；(3)多个可逆电阻转换元件；以及(4)多个第二基本平行、基本共面的导体，沿第二方向延伸，该第二方向不同于所述第一方向。在每个存储器单元中，二极管之一形成在可逆电阻转换元件之一上方、设置在所述第一导体之一与所述第二导体之一之间；并且每个可逆电阻转换元件包括形成在所述第一导体之一上方被选择性地制造的碳纳米管(CNT)材料。

在本发明的第五方面中，单片三维存储器阵列被提供，其包括：第一存储器级，形成于基板上方。第一存储器级包括多个存储器单元，并且第一存储器级的每个存储器单元包括(1)第一导体；(2)可逆电阻转换元件，包括选择性地制造在第一导体上方的碳纳米管(CNT)材料；(3)二极管，形成在可逆电阻转换元件上方；以及(4)第二导体，形成在二极管上方。至少一个第二存储器级单片地形成在第一存储器级上方。许多其他方面也被提供。

根据以下的详细描述、所附权利要求及附图，本发明的其他特征和方面将变得更充分地明显。

附图说明

图1是根据本发明所提供的示例性存储器单元的示意图；

图2A是根据本发明所提供的存储器单元的第一实施例的简化透视图；

图2B是由多个图2A的存储器单元形成的第一存储器级(memory level)的一部分的简化透视图；

图2C是根据本发明所提供的第一示例性三维存储器阵列的部分的简化透视图；

图2D是根据本发明所提供的第二示例性三维存储器阵列的部分的简化透视图；

图3A是图2A的存储器单元的第一示例性实施例的截面图；

图3B是图2A的存储器单元的第二示例性实施例的截面图；

图3C是图2A的存储器单元的第三示例性实施例的截面图；

图4A-F示出根据本发明在第一示例性存储器级制造期间基板的一部分的截面图；

图5A-C示出根据本发明在第二示例性存储器级制造期间基板的一部分的截面图。

具体实施方式

已经显示一些碳纳米管(CNT)材料呈现可逆电阻率转换特性，该可逆电阻率转换特性可以适用于非易失性存储器。然而，沉积或生长的CNT材料典型地具有厚度变化显著的粗糙的表面形貌，诸如具有大量的峰和谷。这些厚度变化使得CNT材料难以在不过量刻蚀下层基板的前提下被刻蚀，从而增加了与它们在集成电路中的使用相关的制造成本和复杂度。

根据本发明，难刻蚀的CNT可重写电阻率转换材料可以用于存储器单元内，而不被刻蚀。例如，在至少一个实施例中，所提供的存储器单元包括CNT可逆电阻率转换材料，该CNT可逆电阻率转换材料通过(1)在基板上方制造第一(下)导体；(2)在第一导体上方沉积CNT籽晶层；(3)在CNT籽晶层上选择性地制造CNT材料；(4)在CNT材料上方制造二极管；以及(5)在二极管上方制造第二导体而形成。

CNT籽晶层可以是促进CNT形成的层，诸如，粗糙化表面和/或导电层。在CNT籽晶层上选择性地形成CNT材料可以消除或最小化对刻蚀CNT材料的需要。

示例性的CNT籽晶层包括钛氮化物、钽氮化物、镍、钴、铁等。在一些实施例中，钛或钽的氮化物层可以是用作CNT籽晶层的粗糙化表面。这样的表面粗糙化的钛或钽的氮化物本身可以用作CNT籽晶层。在其他实施例中，表面粗糙化的钛或钽的氮化物层可以涂敷有额外的导电层，以促进CNT材料形成。这样的导电层可以与钛或钽的氮化物层一起被图案化且被刻蚀，或者这样的导电层可以在钛或钽的氮化物层被图案化和刻蚀之后选择性地沉积在钛或钽的氮化物层上。示例性导电层包括镍、钴、铁等。

如这里所用，CNT材料指的是包括一个或多个单壁和/或多壁CNT的材料。在一些实施例中，CNT材料的个体管可以被垂直对准。垂直对准的CNT允许垂直电流流动而具有较少的横向导电或者没有横向导电。在一些实施例中，多个CNT材料的个体管可以被制造为基本垂直地对准，以减少或防止在相邻存储器单元之间形成横向或桥接导电路径。这种垂直对准降低和/或防止存储器单元的状态受相邻存储器单元的状态和/或编程的影响或“干扰”。应该注意的是，个体管的隔离可以延伸超过CNT材料的总厚度或者可以不超过CNT材料的总厚度。例如，在初始生长阶段，多个个体管的一些或大部分可以被垂直对准且分离。然而，随着个体管的长度垂直增加，部分管会彼此接触，甚至相互纠结或者缠绕。用于形成CNT材料的示例性技术如下描述。

示例性本发明的存储器单元

图1是根据本发明所提供的示例性存储器单元100的示意图。存储器单元100包括耦接到二极管104且位于该二极管104下方的可逆电阻转换元件102。

可逆电阻转换元件102包括具有可以在两个或多个状态之间可逆转换的电阻率的材料(未单独示出)。例如，元件102的可逆电阻率转换材料在制造时可以处于初始的低电阻率状态。当施加第一电压和/或电流时，该材料可转换成高电阻状态。施加第二电压和/或电流可以使可逆电阻率转换材料返回到低电阻率状态。备选地，可逆电阻转换元件102可以在制造时处于初始的高电阻状态，当施加适当的电压和/或电流时该高电阻状态可逆地转换成低电阻状态。当在存储器单元中使用时，一种电阻状态可以代表二进制的“0”，而另一种电阻状态可以代表二进制的“1”，尽管多于两种数据/电阻状态可以被使用。例如，在之前并入的′939申请中，大量的可逆电阻率转换材料和采用可逆电阻转换元件的存储器单元的运行被描述。

在本发明的至少一个实施例中，可逆电阻转换元件102通过选择性地沉积或生长CNT材料而形成。如以下进一步地被描述，采用选择性地形成的CNT材料消除了对刻蚀CNT材料的需要。因而，可逆电阻转换元件102的制造被简化。

二极管104可以包括通过选择性地限制可逆电阻转换元件102两端的电压和/或流经可逆电阻转换元件102的电流而呈现非欧姆导电的任何二极管。以这样的方式，存储器单元100可以用作二维或三维存储器阵列的一部分，且数据可以被写入存储器单元100和/或从存储器单元100读取，而不影响阵列中其他存储器单元的状态。

下面参考图2A-5C描述存储器单元100、可逆电阻转换元件102以及二极管104的示例性实施例。

存储器单元的第一示例性实施例

图2A是根据本发明所提供的存储器单元200的第一实施例的简化透视图。参考图2A，存储器单元200包括可逆电阻转换元件202(示出为虚像)，该可逆电阻转换元件202在第一导体206和第二导体208之间与二极管204串联。在一些实施例中，阻挡层209(诸如，钛氮化物、钽氮化物、钨氮化物等)可以设置在可逆电阻转换元件202与二极管204之间。

如以下进一步所描述，可逆电阻转换元件202被选择性地形成以便简化存储器单元200的制造。在至少一个实施例中，可逆电阻转换元件202包括形成在诸如钛氮化物、钽氮化物、镍、钴、铁等的CNT籽晶层上的CNT材料的至少一部分。例如，钛或钽氮化物CNT籽晶层210可以沉积在第一导体206上、(例如，与第一导体206一起)被图案化且被刻蚀。在一些实施例中，CNT籽晶层210可以诸如通过化学机械抛光(CMP)被表面粗糙化。在其他实施例中，表面粗糙化或光滑的钛氮化物、钽氮化物或者相似层可以被涂敷诸如镍、钴、铁等的金属催化剂层(未分开示出)以形成CNT籽晶层210。在其他实施例中，CNT籽晶层210可以只是诸如镍、钴、铁等的促进CNT形成的金属催化剂层。在任一种情况下，实施CNT制造工艺以选择性地生长和/或沉积CNT材料212在CNT籽晶层210上方。该CNT材料212的至少一部分用作可逆电阻转换元件202。任何合适的方法，诸如，化学气相沉积(CVD)、等离子体增强CVD、激光蒸镀、电弧放电等，可以用于形成CNT材料212。

在图2A的实施例中，钛氮化物或者相似的CNT籽晶层210形成在第一导体206上方，CNT籽晶层210的暴露的上表面通过CMP或者另一相似的工艺被粗糙化。然后，CNT籽晶层210与第一导体206一起被图案化且被刻蚀。之后，CNT材料212选择性地形成在CNT籽晶层210上方。CNT材料212的垂直地交叠二极管204和/或与二极管204对准的一部分可以用作存储器单元200的在二极管204与第一导体206之间的可逆电阻转换元件202。在一些实施例中，仅可逆电阻转换元件202的一部分，诸如，一个或多个CNT，可以转换和/或是可转换的。下面将参考图3A-C描述关于可逆电阻转换元件202的其他细节。

二极管204可以包括诸如垂直多晶p-n或p-i-n二极管的任何合适的二极管，或者n区域在p区域上方的向上指向的二极管或者p区域在n区域上方的向下指向的二极管。下面将参考图3A描述二极管204的示例性实施例。

第一导体206和/或第二导体208可以包括任何合适的导电材料，诸如钨、任何合适的金属、重掺杂半导体材料、导电硅化物、导电硅化物-锗化物、导电锗化物等。在图2A的实施例中，第一导体206和第二导体208是轨(rail)形且沿不同的方向延伸(例如，基本彼此垂直)。可以采用其他导体形状和/或构造。在一些实施例中，阻挡层、粘附层、抗反射涂层等(未示出)可以与第一导体206和/或第二导体208一起使用以改善器件性能和/或辅助器件制造。

图2B是由多个图2A的存储器单元200形成的第一存储器级(memorylevel)214的一部分的简化透视图。为了简化，CNT籽晶层210和CNT材料212仅示出在下部导体206之一上。存储器阵列214是包括多个位线(第二导体208)和字线(第一导体206)的“交叉点”阵列，多个存储器单元耦接到该多个位线和字线(如图所示)。可以采用其他存储器阵列构造，也可以采用存储器的多级。因为多个存储器单元耦接到形成在每个导体206上的CNT材料212，所以在一个或多个实施例中，CNT材料212的个体管优选基本垂直对准以减少存储器单元之间通过CNT材料212的横向导电或桥接。应该注意的是，个体管的隔离可以延伸到CNT材料的总厚度或者可以不延伸到CNT材料的总厚度。例如，在初始生长阶段，个体管的一些或大部分可以垂直对准且分离。然而，随着个体管的长度垂直增加，部分管会彼此接触，甚至相互纠结或者缠绕。

图2C是单片三维阵列216的一部分的简化透视图，该单片三维阵列216包括位于第二存储器级220下方的第一存储器级218。在图2C的实施例中，每个存储器级218和220包括按交叉点阵列的多个存储器单元200。应该理解的是，一个或多个附加层(例如，级间电介质)可以存在于第一存储器级218与第二存储器级220之间，但是为了简化而未示出在图2C中。可以采用其他存储器阵列构造，也可以采用其他存储器的附加级。在图2C的实施例中，所有的二极管可以指向相同的方向，诸如，向上或向下，这取决于所采用的p-i-n二极管是具有在二极管底部的p掺杂区域还是具有在二极管顶部的p掺杂区域，以简化二极管的制造。

在一些实施例中，存储器级可以如在例如名称为″High-densitythree-dimensional memory cell″的第6,952,030号美国专利(为了所有的目的，以引用方式整体引入在此)中所述地形成。例如，如图2D所示，第一存储器级的上部导体可以用作第二存储器级的下部导体，其中第二存储器级位于第一存储器级上方。在这样的实施例中，如在2007年3月27日提交的名称为″LARGE ARRAY OF UPWARD POINTING P-I-N DIODES HAVINGLARGE AND UNIFORM CURRENT″的第11/692,151号美国专利申请(下面被称为″′151申请″)(为了所有的目的，其以引用方式被整体引入在此)中所描述的，相邻存储器级的二极管优选指向相反的方向。例如，第一存储器级218的二极管可以是如箭头A₁所指示的指向上方的二极管(例如，具有在二极管底部的p区域)，而第二存储器级220的二极管可以是如箭头A₂所指示的指向下方的二极管(例如，具有在二极管底部的n区域)，或者反之。

单片三维存储器阵列是其中多个存储器级形成在单个基板(诸如晶片)上方而没有中间的基板的存储器阵列。形成一个存储器级的层直接沉积或生长在已有一个级或已有多个级的层上方。相反，通过在分开的基板上形成存储器级并且在彼此顶部附着存储器级而构建了堆叠的存储器，如同Leedy的名称为″Three dimensional structure memory″的第5,915,167号美国专利。基板可以在接合之前被减薄或者从存储器级移除，但是因为存储器级初始形成在分开的基板上方，所以这样的存储器不是真正的单片三维存储器阵列。

图3A是图2A的存储器单元200的示例性实施例的截面图。参考图3A，存储器单元200包括可逆电阻转换元件202、二极管204、第一导体206和第二导体208。可逆电阻转换元件202可以是CNT材料212的垂直覆盖二极管204和/或垂直交叠二极管204的部分。

在图3A的实施例中，可逆电阻转换元件202通过在形成在下部导体206上方的CNT籽晶层210上的选择性CNT形成工艺而形成。在一些实施例中，CNT籽晶层210可以是粗糙化的金属氮化物单层，诸如，表面粗糙化的钛或钽氮化物，诸如镍、钴、铁等的金属催化剂单层，或者由涂敷有金属催化剂的表面光滑或表面粗糙化的金属氮化物形成的多层结构。例如，CNT籽晶层210可以是形成在第一导体206上且与第一导体206一起图案化和刻蚀的钛或钽氮化物层。在一些实施例中，在CNT籽晶层210图案化及刻蚀之后，诸如镍、钴、铁等的金属催化剂层可以被选择性地沉积在CNT籽晶层上以帮助CNT形成。

在一些实施例中，CNT籽晶层210可以在第一导体206图案化及刻蚀之后被形成。例如，CNT籽晶层210可以是选择性地沉积在被图案化及刻蚀的第一导体206上的诸如镍、钴、铁等的金属催化剂层。在任一种情况下，CNT材料212被选择性地仅形成在CNT籽晶层210上方。以这样的方式，诸如在第一导体206的图案化及刻蚀步骤期间，至多仅CNT籽晶层210被刻蚀。

在CNT籽晶层210包括钛氮化物、钽氮化物或者类似材料的实施例中，在CNT籽晶层210(及第一导体206)被图案化及刻蚀之前，可以采用CMP或者电介质回蚀步骤来粗糙化CNT籽晶层210的表面。粗糙化的钛氮化物、钽氮化物或类似表面可以用作CNT制造的籽晶层。例如，粗糙化的钛氮化物已经显示出促进垂直对准的CNT的形成，正如在由Smith等发表的″PolishingTiN for Nanotube Synthesis″，Proceedings of the 16^th Annual Meeting of theAmerican Society for Precision Engineering，Nov.10-15，2001中所描述的。(也可以参见Rao等发表的″In situ-grown carbon nanotube array with excellent fieldemission characteristics″，Appl.Phys.Lett.，Vol.76，No.25，19 June 200，pp.3813-3815)。

作为示例，CNT籽晶层210可以是约1000到约5000埃的诸如钛或钽氮化物的金属氮化物，其算术平均表面粗糙度Ra为约850到约4000埃，更优选为约4000埃。在一些实施例中，约1到约200埃，更优选约20埃以下的诸如镍、钴、铁等的金属催化剂层可以在CNT形成之前沉积在表面粗糙化的金属氮化物层上。在其他实施例中，CNT籽晶层210可以包括涂敷有约1到约200埃，更优选约20埃以下的诸如镍、钴、铁等的金属催化剂层的约20到约500埃的非粗糙化或光滑的钛、钽或类似金属氮化物。在任意实施例中，镍、钴、铁或其他金属催化剂层可以是连续或非连续膜。

在一些实施例中，金属催化剂层可以利用电弧等离子体喷枪(APG)法(其中电弧等离子体喷枪将闪电(lightening bolt)脉送到金属靶体上，以便将小的金属颗粒(例如，尺寸为约3纳米)喷撒向基板)而形成。APG法可以提供非常可控的籽晶密度(例如，因为在沉积期间基板通常不被加热，而且小的金属颗粒具有较小的迁移率)。

可以采用其他材料、厚度和表面粗糙度。形成CNT籽晶层210之后，CNT籽晶层210和/或第一导体206可以被图案化及被刻蚀。

在定义CNT籽晶层210之后，实施CNT制造工艺以选择性地在CNT籽晶层210上生长和/或沉积CNT材料212。至少部分该CNT材料212用作可逆电阻转换元件202(图3A中示出为虚像)。任何合适的方法可以用于在CNT籽晶层210上形成CNT材料。例如，CVD、等离子体增强CVD、激光蒸镀、电弧放电等可以被采用。

在一个示例性实施例中，可以利用CVD在约675℃到700℃的温度、约100sccm的流速下在二甲苯、氩、氢和/或二茂铁(ferrocene)中进行约30分钟而在TiN籽晶层上形成CNT。也可以采用其他温度、气体、流速和/或生长温度。

在另一示例性实施例中，可以利用CVD在约650℃的温度、约5.5Torr的压力下在20％的C₂H₄和80％的氩中进行约20分钟而在镍催化剂层上形成CNT。其他温度、气体、比值、压力和/或生长温度也可以被采用。

在再一个实施例中，可以通过等离子体增强CVD、在约600℃到约900℃的温度、采用约100-200瓦的RF功率、在用约80％的氩、氢和/或氨稀释的约20％的甲烷、乙烯、乙炔或者另一种碳氢化合物中进行约8-30分钟而在诸如镍、钴、铁等的金属催化剂层上形成CNT。其他温度、气体、比值、功率和/或生长温度也可以被采用。

如所描述的，CNT材料212仅形成在CNT籽晶层210上方。在一些实施例中，CNT材料212可以具有约1纳米到约1微米(以及甚至几十微米)的厚度，更优选具有约10纳米到约20纳米的厚度，尽管也可以采用其他的CNT材料厚度。CNT材料212中个体管的密度可以是例如约6.6×10³个CNT/微米²到约1×10⁶个CNT/微米²，更优选是至少约6.6×10⁴个CNT/微米²，尽管也可以采用其他密度。例如，假设二极管204具有约45纳米的宽度，则在一些实施例中，优选在二极管204下方具有至少约10个CNT，更优选具有至少约100个CNT(尽管可以采用诸如1、2、3、4、5等较少的CNT或者诸如大于100的较多CNT)。

为了改善CNT材料212的可逆电阻率转换特性，在一些实施例中，可以优选CNT材料212的碳纳米管的至少约50％，更优选至少约2/3具有半导体特性。因为多壁CNT通常是金属性的，而单壁CNT可以是金属性或者半导体性的，所以在一个或多个实施例中，可以优选CNT材料212主要包括半导体性的单壁CNT。在其他实施例中，CNT材料212中少于50％的CNT可以是半导体性的。

垂直对准的CNT允许垂直电流流动而具有较少的横向导电或者没有横向导电。为了减少或防止在制造在存储器级(包括存储器单元200)上的相邻存储器单元(未示出)之间形成横向或桥接导电路径，在一些实施例中，CNT材料212的个体管可以制造为基本垂直地对准(例如，从而降低和/或防止存储器单元的状态受相邻存储器单元的状态和/或编程的影响或“干扰”)。应该注意的是，个体管的隔离可以延伸到CNT材料212的总厚度或者可以不延伸到CNT材料的总厚度。例如，在初始生长阶段，个体管的一些或大部分可以垂直对准(例如，不接触)。然而，随着个体管的长度垂直增加，部分管会彼此接触，甚至相互纠结或者缠绕。

在一些实施例中，可以在CNT材料212中有意地产生缺陷，以改善或者调整CNT材料212的可逆电阻率转换特性。例如，在CNT材料212已经形成在CNT籽晶层210上之后，氩、O₂或者其他物质可以被注入CNT材料212以在CNT材料212中产生缺陷。在第二示例中，CNT材料212可以受到或者暴露于氩或者O₂等离子体(偏压或化学的)以在CNT材料212中有意地产生缺陷。

如下面将参考图4A-F进一步地描述，在CNT材料212/可逆电阻转换元件202形成之后，电介质材料沉积在CNT材料212和第一导体206顶部及其周围。在一些实施例中，电介质材料可以利用化学气相沉积(CVD)、高密度等离子体(HDP)沉积、电弧等离子体辅助沉积、旋涂沉积等被沉积。该电介质材料使CNT材料212和第一导体206与制造在存储器级(包括存储器单元200)上的其他存储器单元(未示出)的其他相似的CNT材料区和第一导体隔离。然后，进行CMP或者电介质回蚀步骤以平坦化电介质材料，从CNT材料212的顶部去除电介质材料。然后，二极管204形成在CNT材料212/可逆电阻转换元件202上方。

如所描述，二极管204可以是垂直p-n或者p-i-n二极管，其可以指向上方或者下方。在图2D的实施例中，相邻的存储器级共享导体，相邻的存储器级优选具有指向相反方向的二极管，诸如，第一存储器级的二极管是指向下方的p-i-n二极管，而相邻的第二存储器级的二极管是指向上方的p-i-n二极管(或者反之)。

在一些实施例中，二极管204可以由诸如多晶硅、多晶硅锗合金、多晶锗的多晶半导体材料或者任何其他适当的材料形成。例如，二极管204可以包括重掺杂的n+多晶硅区域302、在n+多晶硅区域302上方的轻掺杂或本征(未有意被掺杂)多晶硅区域304、以及在本征区域304上方的重掺杂p+多晶硅区域306。在一些实施例中，薄锗和/或硅-锗合金层(未示出)可以形成在n+多晶硅区域302上，以防止和/或减少从n+多晶硅区域302进入本征区域304的掺杂剂迁移。采用这样的层例如在于2005年12月9日提交的名称为″DEPOSITED SEMICONDUCTOR STRUCTURE TO MINIMIZE N-TYPEDOPANT DIFFUSION AND METHOD OF MAKING″的第11/298,331号美国专利申请(下面被称为″′331申请″)(为了所有的目的，其以引用方式整体引入在此)中被描述。在一些实施例中，可以采用具有约10at％以上的锗的几百埃以下的硅-锗合金。应该理解的是，n+和p+区域的位置可以互换。

在一些实施例中，诸如钛氮化物、钽氮化物、钨氮化物等的阻挡层308可以形成在CNT材料212与n+区域302之间(例如，防止和/或减少金属原子迁移进入多晶硅区域)。

在二极管204和阻挡层308形成之后，二极管204和阻挡层308被刻蚀以形成柱结构(如图所示)。电介质材料309沉积在柱结构的顶部及其周围，以便将该柱结构与制造在存储器级(包括存储器单元200)上的其他存储器单元(未示出)的其他相似的柱结构隔离。然后，进行CMP或者电介质回蚀步骤以平坦化电介质材料309，且从二极管204的顶部去除电介质材料。

当二极管204由沉积硅(例如，非晶或多晶)形成时，硅化物层310可以形成在二极管204上以使沉积硅在制造时就处于低电阻率状态。这样的低电阻率状态允许较容易地编程存储器单元200，因为不需要大的电压来将沉积硅转换为低电阻率状态。例如，诸如钛或钴的硅化物形成金属层312可以沉积在p+多晶硅区域306上。在用于结晶沉积硅(其形成二极管204)的后续退火步骤(下面被描述)期间，硅化物形成金属层312和二极管204的沉积硅相互作用以形成硅化物层310，且消耗硅化物形成金属层312的全部或部分。

如名称为″Memory Cell Comprising a Semiconductor Junction DiodeCrystallized Adjacentto a Silicide″的第7,176,064号美国专利(其以引用方式整体引入在此)中描述，诸如钛或钴的硅化物形成材料在退火期间与沉积硅相互作用以形成硅化物层。钛硅化物和钴硅化物的晶格间距与硅的晶格间距相近，看来当沉积硅结晶时这样的硅化物层可以用作相邻沉积硅的“结晶模板”或者“仔晶”(例如，硅化物层310在退火期间增强硅二极管204的晶体结构)。因此，低电阻率的硅被提供。对于硅-锗合金和/或锗二极管，可以实现相似的结果。

硅化物形成金属层312形成之后，顶部导体208被形成。在一些实施例中，在沉积导电层315之前，一个或多个阻挡层和/或粘附层314可以形成在硅化物形成金属层312上方。导电层315、阻挡层314和硅化物形成金属层312可以一起被图案化和/或刻蚀以形成顶部导体208。

在顶部导体208形成之后，存储器单元200可以被退火以使二极管204的沉积半导体材料结晶(和/或形成硅化物层310)。在至少一个实施例中，可以在约600℃到800℃的温度，更优选在约650℃到750℃之间的温度，在氮中进行退火约10秒到约2分钟。也可以采用其他的退火时间、温度和/或环境。如所描述的，硅化物层310可以在退火期间用作形成二极管204的下层沉积半导体材料的“结晶模板”或者“仔晶”。从而，提供较低电阻率的二极管材料。

在一些实施例中，CNT籽晶层210可以包括一个或多个附加的层。例如，图3B是图2A的存储器单元200的第二示例性实施例的截面图，其中CNT籽晶层210包括附加的金属催化剂层316。在CNT籽晶层210已经被图案化、刻蚀以及利用电介质材料电隔离(如上所述)之后，金属催化剂层316可以选择性地沉积在CNT籽晶层210上方。例如，在一些实施例中，镍、钴、铁等的金属催化剂层316可以通过无电沉积、电镀等选择性地形成在表面粗糙化的钛或钽氮化物CNT籽晶层210上方。然后，CNT材料212可以形成在涂敷金属催化剂的CNT籽晶层210上方。在一些实施例中，采用金属催化剂层316可以消除CNT形成期间对催化剂前体的需要。金属催化剂层的示例性厚度在从约1到200埃的范围内，尽管也可以采用其他厚度。镍、钴、铁或类似的金属催化剂层也可以通过无电沉积、电镀等形成在表面非粗糙化或光滑的钛氮化物、钽氮化物或者类似层上方。

在另一实施例中，对于CNT籽晶仅使用金属催化剂层316。例如，图3C是图2A的存储器单元200的第三示例性实施例的截面图。图3C的存储器单元200类似于图3B的存储器单元200，但是不包括表面粗糙化的CNT籽晶层210。在所示出的实施例中，在第一导体206被刻蚀及图案化之前，没有CNT籽晶层210沉积在第一导体206上方。在第一导体206被图案化及刻蚀之后，诸如镍、钴、铁等的金属催化剂层316可以选择性地沉积在第一导体206上，且CNT材料212可以形成在金属催化剂层316上方。

存储器单元的示例性制造工艺

图4A-F示出根据本发明在第一存储器级制造期间基板400的一部分的截面图。如以下将描述的，第一存储器级包括多个存储器单元，该多个存储器单元的每个包括通过在基板上方选择性地制造CNT材料而形成的可逆电阻转换元件。附加的存储器级可以制造在第一存储器级上方(如之前参考图2C-2D所描述的)。

参考图4A，基板400示出为已经经历了几个处理步骤。基板400可以是诸如硅、锗、硅-锗；未掺杂的、掺杂的；体、绝缘体上硅；或者具有额外电路或不具有额外电路的其他基板的任何合适的基板。例如，基板400可以包括一个或多个n-阱或p-阱区域(未示出)。

隔离层402形成在基板400上方。在一些实施例中，隔离层402可以是二氧化硅、硅氮化物、硅氧氮化物的层或者任何其他合适的绝缘层。

在隔离层402形成之后，粘附层404形成在隔离层402上方(例如，利用物理气相沉积或另一方法)。例如，粘附层404可以为约20埃到约500埃，优选为约100埃的钛氮化物或诸如钽氮化物、钨氮化物的另一适当的粘附层；或一个或多个粘附层的结合等。其他的粘附层材料和/或厚度也可以被采用。在一些实施例中，粘附层404可以选择性的。

在粘附层404形成之后，导电层406沉积在粘附层404上方。导电层406可以包括利用任何合适的方法(例如，化学气相沉积、物理气相沉积等)沉积的任何适当的导电材料，诸如，钨、另一合适的金属、重掺杂半导体材料、导电硅化物、导电硅化物-锗化物、导电锗化物等。在至少一个实施例中，导电层406可以包括约200埃到约2500埃的钨。其他导电层材料和/或厚度也可以被采用。

在导电层406形成之后，CNT籽晶层407形成在导电层406上方。在一些实施例中，CNT籽晶层407可以是约1000埃到约5000埃的钛或钽氮化物，尽管其他材料和/或厚度也可以被采用。在这样的实施例中，CNT籽晶层407的表面可以被粗糙化以允许CNT直接形成在籽晶层上。例如，CNT籽晶层407可以通过CMP或回蚀工艺被粗糙化或者被织构化。在一个或多个实施例中，CNT籽晶层407可以被粗糙化以便具有至少约850到4000埃，更优选至少约4000埃的算术平均表面粗糙度Ra。也可以采用其他表面粗糙度。

在CNT籽晶层407形成和/或CNT籽晶层粗糙化之后，如图4B所示，粘附层404、导电层406和CNT籽晶层407被图案化及被刻蚀。例如，粘附层404、导电层406和CNT籽晶层407可以利用采用软或硬掩模的常规的光刻技术以及湿法或干法刻蚀工艺被图案化和刻蚀。在至少一个实施例中，粘附层404、导电层406和CNT籽晶层407被图案化和刻蚀为形成基本平行、基本共面的导体408(如图4B所示)。导体408的示例宽度和/或导体408之间的间距范围为从约200埃到约2500埃，尽管其他导体宽度和/或间距可以被采用。

参考图4C，形成下部导体408之后，CNT材料409选择性地形成在CNT籽晶层407上，该CNT籽晶层407形成在每个导体408的顶部。如果CNT籽晶层407是钛氮化物、钽氮化物或者类似的材料，则CNT籽晶层407的表面可以被粗糙化以允许CNT直接形成在钛氮化物、钽氮化物或类似的CNT籽晶层407上。(参考，例如，Smith等发表的″Polishing TiN for Nanotube Synthesis″，Proceedings of the Annual Meeting of the American Society for PrecisionEngineering，Nov.10-15，2001以及Rao等发表的″In situ-grown carbon nanotubearray with excellent field emission characteristics″，Appl.Phys.Lett.，Vol.76，o.25，19 June 200，pp.3813-3815)。

在一些实施例中，诸如镍、钴、铁等的额外的金属催化剂层(未示出)可以在CNT材料409形成之前选择性地沉积在CNT籽晶层407上方，以提供CNT形成期间金属催化剂的益处(如之前参考图3B所描述的)。在其他实施例中，可以采用金属催化剂层而不用下层的、表面粗糙化的籽晶层(如之前参考图3C所描述的)。

在任一情况下，CNT制造工艺被实施以在每个导体408上选择性地生长和/或沉积CNT材料409。对于每个存储器单元，至少CNT材料409的形成在存储器单元的各个导体408上的部分用作存储器单元的可逆电阻转换元件202。任何合适的方法可以用于在每个导体408上形成CNT材料409。例如，CVD、等离子体增强CVD、激光蒸镀、电弧放电等可以被采用。

在一个示例性实施例中，可以利用CVD在约675℃到700℃的温度、约100sccm的流速下在二甲苯、氩、氢和/或二茂铁(ferrocene)中进行约30分钟而在TiN籽晶层上形成CNT。也可以采用其他温度、气体、流速和/或生长温度。

在另一示例性实施例中，可以利用CVD在约650℃的温度、约5.5Torr的压力下在20％的C2H4和80％的氩中进行约20分钟而在镍催化剂层上形成CNT。其他温度、气体、比值、压力和/或生长温度也可以被采用。

在再一个实施例中，可以通过等离子体增强CVD、在约600℃到约900℃的温度、采用约100-200瓦的RF功率、在用约80％的氩、氢和/或氨稀释的约20％的甲烷、乙烯、乙炔或者另一种碳氢化合物中进行约8-30分钟而在诸如镍、钴、铁等的金属催化剂层上形成CNT。其他温度、气体、比值、功率和/或生长温度也可以被采用。

如所述，CNT材料409仅形成在在每个导体408上形成的CNT籽晶层407上方。在一些实施例中，CNT材料409可以具有约1纳米到约1微米(以及甚至几十微米)的厚度，更优选具有约10纳米到约20纳米的厚度，尽管也可以采用其他的CNT材料厚度。CNT材料409中个体管的密度可以是例如约6.6×10³个CNT/微米²到约1×10⁶个CNT/微米²，更优选是至少约6.6×10⁴个CNT/微米²，尽管也可以采用其他密度。例如，假设导体408具有约45纳米的宽度，则在一些实施例中，优选形成在每个导体408上方的CNT材料409中具有至少约10个CNT，更优选具有至少约100个CNT(尽管也可以采用诸如1、2、3、4、5等较少的CNT或者诸如大于100的较多CNT)。

在CNT材料409已经形成在每个导体408上方之后，电介质层410(图4D)沉积在基板400上方，以便填充CNT材料区域与导体408之间的空隙。在一些实施例中，电介质层410可以利用化学气相沉积(CVD)、高密度等离子体(HDP)沉积、电弧等离子体辅助沉积、旋涂沉积等被沉积。例如，大约1微米以上的二氧化硅可以沉积在基板400上且利用化学机械抛光或回蚀工艺平坦化，以形成平坦表面412。平坦表面412包括被电介质材料410分开的CNT材料409的暴露的分离部分，如图所示。

诸如硅氮化物、硅氧氮化物、低k电介质等的其他电介质材料和/或其他电介质层厚度可以被采用。示例性低k电介质包括碳掺杂氧化物、硅碳层等。

参考图4E，在平坦化且暴露CNT材料区域的顶表面之后，每个存储器单元的二极管结构被形成。在一些实施例中，阻挡层414，诸如，钛氮化物、钽氮化物、钨氮化物等，可以在二极管形成之前形成在CNT材料区域409上方(例如，防止和/或减少金属原子迁移进入多晶硅区域)。阻挡层414可以为约20埃到约500埃，更优选为约100埃的钛氮化物或诸如钽氮化物、钨氮化物的另一适当的阻挡层；一个或多个阻挡层的结合；阻挡层与其他层的结合，诸如钛/钛氮化物、钽/钽氮化物或者钨/钨氮化物堆叠等。也可以采用其他阻挡层材料和/或厚度。

在沉积阻挡层414之后，用于形成每个存储器单元的二极管(例如，图2A-3C中示出的二极管204)的半导体材料开始沉积。每个二极管可以是之前描述的垂直p-n或者p-i-n二极管。在一些实施例中，每个二极管由诸如多晶硅、多晶硅锗合金、多晶锗的多晶半导体材料或者任何其他适当的材料形成。方便起见，这里描述的是由多晶硅形成且指向下方的二极管。应该理解的是，也可以采用其他的材料和/或二极管构造。

参考图4E，阻挡层414形成之后，重掺杂n+硅层416沉积在阻挡层414上。在一些实施例中，n+硅层416沉积之时处于非晶态。在其他实施例中，n+硅层416沉积之时处于多晶态。化学气相沉积或其他适当的工艺可以用于沉积n+硅层416。在至少一个实施例中，n+硅层416可以由例如约100埃到约1000埃，优选为约100埃的具有约10²¹cm^-3的掺杂浓度的磷或砷掺杂硅形成。可以采用其他层厚度、掺杂剂和/或掺杂浓度。n+硅层416可以例如，通过在沉积期间使施主气流动而被原位掺杂。可以采用其他掺杂方法(例如，注入)。

在n+硅层416被沉积之后，轻掺杂、本征和/或非有意掺杂的硅层418形成在n+硅层416上方。在一些实施例中，本征硅层418沉积时处于非晶态。在其他实施例中，本征硅层418沉积时处于多晶态。化学气相沉积或其他适当的沉积方法可以用于沉积本征硅层418。在至少一个实施例中，本征硅层418可以具有约500到约4800埃，优选约2500埃的厚度。也可以采用其他的本征层厚度。

薄(例如，几百埃以下)锗和/或硅-锗合金层(未示出)可以在本征硅层418沉积之前形成在n+硅层416上以防止和/或减少从n+硅层416进入本征硅层418的掺杂剂迁移(如之前引入的′331申请中所描述)。

在n+硅层416和本征硅层418形成之后，n+硅层416、本征硅层418和阻挡层414被图案化和刻蚀，以便形成上覆导体408的硅柱420(如图所示)。采用软或硬掩模的常规的光刻技术以及湿法或干法刻蚀工艺可以用于形成硅柱420。

在硅柱420形成之后，电介质层422被沉积以填充硅柱420之间的空隙。例如，大约200-7000埃的二氧化硅可以被沉积且利用化学机械抛光或回蚀工艺平坦化，以形成平坦表面424。如图所示，平坦表面424包括被电介质材料422分开的硅柱420的暴露顶表面。诸如硅氮化物、硅氧氮化物、低k电介质等的其他电介质材料和/或其他电介质层厚度可以被采用。示例性低k电介质包括碳掺杂氧化物、硅碳层等。

在硅柱420形成之后，p+硅区域426形成在每个硅柱420内、硅柱420的上表面附近。例如，毯式p+注入可以用于在硅柱420内注入硼到预定深度。示例性的可注入分子离子包括BF₂、BF₃、B等。在一些实施例中，可以采用约1-5×10¹⁵离子/cm²的注入剂量。可以采用其他的注入物质和/或剂量。此外，在一些实施例中，扩散工艺可以用于掺杂硅柱420的上部。在至少一个实施例中，p+硅区域426具有约100-700埃的深度，尽管也可以采用其他的p+硅区域尺寸。(应该注意的是，如果将要形成的二极管是向上取向的p-n或p-i-n二极管，则硅柱420的上部将被掺杂成n型)。因此，每个硅柱420包括向下取向的p-i-n二极管428。

参考图4F，在完成p-i-n二极管428之后，硅化物形成金属层430沉积在基板400上方。示例性硅化物形成金属包括溅射和/或沉积的钛或钴。在一些实施例中，硅化物形成金属层430具有约10埃到约200埃，优选约20到50埃，更优选约20埃的厚度。也可以采用其他的硅化物形成金属层材料和/或厚度。如以下将进一步被描述的，该结构的退火引起来自硅化物形成金属层430的金属与来自p+硅区域426的硅反应而形成邻近每个p+硅区域426的硅化物区域432。

硅化物形成金属层430形成之后，第二组导体436可以以与底部组导体408的形成相似的方式形成在二极管428上方。在一些实施例中，在用于形成上部的第二组导体436的导电层440沉积之前，一个或多个阻挡层和/或粘附层438可以设置在硅化物形成金属层430上方。

导电层440可以由利用任何合适的方法(例如，化学气相沉积、物理气相沉积等)沉积的任何合适的导电材料，诸如钨、另一合适的金属、重掺杂半导体材料、导电硅化物、导电硅化物-锗化物、导电锗化物等形成。也可以采用其他导电层材料。阻挡层和/或粘附层438可以包括钛氮化物或诸如，钽氮化物、钨氮化物的另一适当的层；一个或多个层的结合；或者任何其他合适的材料。沉积的导电层440、阻挡和/或粘附层438和/或硅化物形成金属层430可以被图案化及刻蚀以形成第二组导体436。在至少一个实施例中，上部导体436是基本平行、基本共面的导体，该上部导体与下部导体408在不同的方向上延伸。

在本发明的其他实施例中，上部导体436可以利用金属镶嵌工艺形成，其中电介质层被形成、图案化及刻蚀，以产生用于导体436的开口或空隙。该开口或空隙可以被填充有粘附层438及导电层440(如果需要，和/或导电仔晶、导电填充和/或阻挡层)。然后，粘附层438和导电层440可以被平坦化以形成平坦表面。

在本发明的至少一个实施例中，硬掩模可以形成在二极管428上方，如在例如于2006年5月13日提交的名称为″CONDUCTIVE HARD MASK TOPROTECT PATTERNED FEATURES DURING TRENCH ETCH″的第11/444,936号美国专利申请(下面被称为″′936申请″)(其以引用方式整体引入在此)中所描述的。例如，在图案化及刻蚀本征硅层418和n+硅层416之前，p+硅层可以通过掺杂本征层418(例如，利用离子注入或另一掺杂方法)而形成。硅化物形成金属层430可以形成在p+硅层上方，接着形成阻挡层和/或导电层。这些阻挡层和导电层可以用作图案化及刻蚀二极管428期间的硬掩模，且可以减轻顶导体436形成期间会发生的任何过刻蚀(如′936申请中所描述)。

上部导体436形成之后，该结构可以被退火以使二极管428的沉积半导体材料结晶(和/或形成硅化物区域432)。在至少一个实施例中，可以在约600℃到800℃的温度，更优选在约650℃到750℃之间的温度，在氮中进行退火约10秒到约2分钟。可以采用其他的退火时间、温度和/或环境。硅化物区域432可以在退火期间用作形成二极管428的下层沉积半导体材料的“结晶模板”或者“仔晶”(例如，将任何非晶半导体材料转换成多晶半导体材料和/或改善二极管428的整体晶体特性)。从而，提供较低电阻率的二极管材料。

备选的示例性存储器单元

在本发明的其他实施例中，下部导体408可以利用金属镶嵌工艺形成，如以下参考图5A-C所描述。参考图5A，电介质层410被形成、图案化及刻蚀，以产生用于导体408的开口或空隙。然后，该开口或空隙可以被填充有粘附层404及导电层406(如果需要，和/或导电仔晶、导电填充和/或阻挡层)。然后，粘附层404和导电层406可以被平坦化以形成平坦表面(如图所示)。在这样的实施例中，粘附层404衬垫每个开口或空隙的底部和侧壁。

在平坦化之后，CNT籽晶层407形成在下部导体408上方。在至少一个实施例中，选择性的沉积工艺可以用于在每个下部导体408上方形成金属催化剂CNT籽晶层407。示例性金属催化剂籽晶层包括镍、钴、铁等，其可以通过无电沉积、电镀等被选择性地沉积。备选地，钛氮化物、钽氮化物或者类似的CNT籽晶层可被沉积在下部导体408上方，被表面粗糙化、图案化且刻蚀，以在每个导体408上方形成CNT籽晶层区域407(具有或不具有诸如镍、钴、铁等的附加金属催化剂层)。镍、钴、铁或类似的金属催化剂层也可以通过无电沉积、电镀等形成在表面非粗糙化或光滑的钛氮化物、钽氮化物或者类似层上方。

参考图5B，CNT籽晶层区域407形成之后，CNT材料409选择性地形成在每个CNT籽晶层区域上方。任何合适的方法可以用于在每个导体408上形成CNT材料409。例如，CVD、等离子体增强CVD、激光蒸镀、电弧放电等可以被采用。

垂直对准的CNT允许垂直电流流动而具有较少的横向导电或者没有横向导电。为了减少或防止在相邻存储器单元之间形成横向或桥接导电路径，在一些实施例中，CNT材料409的个体管可以制造为基本垂直地对准(例如，因此，降低和/或防止存储器单元的状态受相邻存储器单元的状态和/或编程的影响或“干扰”)。应该注意的是，个体管的隔离可以延伸到CNT材料409的总厚度或者可以不延伸到CNT材料409的总厚度。例如，在初始生长阶段，个体管的一些或大部分可以垂直对准(例如，不接触)。然而，随着个体管的长度垂直增加，部分管会彼此接触，甚至相互纠结或者缠绕。

在CNT材料409形成在每个下部导体408上方之后，电介质材料411沉积在CNT材料区域409的区域顶部及其周围，以便将相邻的CNT材料区域隔离。在一些实施例中，电介质材料411可以利用化学气相沉积(CVD)、高密度等离子体(HDP)沉积、电弧等离子体辅助沉积、旋涂沉积等被沉积。然后，进行CMP或者电介质回蚀步骤以平坦化电介质材料411且从CNT材料区域的顶部去除电介质材料。例如，大约200-7000埃(在一些实施例中，1微米以上)的二氧化硅可以被沉积且利用化学机械抛光或回蚀工艺平坦化。诸如硅氮化物、硅氧氮化物、低k电介质等的其他电介质材料和/或其他电介质层厚度可以被采用。示例性低k电介质包括碳掺杂氧化物、硅碳层等。

只要电介质层已经被平坦化且CNT材料区域的顶表面被暴露，存储器级的形成便如之前参考图4E-4F所描述的而继续下去，从而形成图5C所示的存储器级。

如之前所描述，典型地沉积或生长的CNT材料具有厚度变化显著的粗糙的表面形貌，诸如，具有大量的峰和谷。这些厚度变化使得CNT材料难以在不过量刻蚀底层基板(underlying substrate)的前提下被刻蚀，从而增加了与它们用于集成电路相关的制造成本和复杂度。在一个或多个之前描述的实施例中，在CNT籽晶层上选择性地形成CNT材料可以用于消除或最小化对刻蚀CNT材料的需要。根据本发明一个或多个其他实施例，电介质填充和平坦化工艺可以用于平滑CNT材料层的许多厚度变化，允许CNT材料层更容易被刻蚀且降低制造成本和复杂度。

前述描述仅公开了本发明的示例性实施例。落在本发明的范围内的以上公开的装置和方法的修改对于本领域的普通技术人员是显而易见的。

从而，尽管已经结合其示范性实施例公开了本发明，但应该理解的是，其他实施例可以落在如所附权利要求书定义的本发明的精神和范围内。