感测NAND快闪中的存储器单元

摘要

本发明描述一种模拟电压NAND架构非易失性存储器数据读取/检验过程及电路，其利用源极随耦器电压感测来感测非易失性单元中的模拟电压。在源极随耦器感测或读取操作中，通过向源极线施加升高的电压、将升高的通过电压(Vpass)置于NAND架构快闪存储器阵列的NAND串中的未选单元的栅极上以将所述栅极置于通过贯通操作模式中以及向选定单元的栅极施加读取栅极电压(Vg)来读取所述串中的单元的经编程阈值电压。所述选定存储器单元起源极随耦器的作用以将经耦合的位线上的电压设定为所述读取栅极电压减去所述单元的阈值电压(Vg-Vt)，从而允许对所述单元的电压进行直接感测或取样。

说明书

技术领域

本发明通常涉及半导体存储器，且在一个或一个以上特定实施例中，本发明涉及利用模拟信号来递送数据值(例如表示两个或两个以上信息位的数据值)的固态非易失性存储器装置及系统。

背景技术

电子装置通常具有可供其使用的某种类型的大容量存储装置。一种常见实例为硬磁盘驱动器(HDD)。HDD能够以相对低成本进行大量存储，且当前消费HDD具有超过一个太字节的容量。

HDD通常将数据存储于旋转磁性媒体或唱片上。数据通常是作为磁通反转的模式存储于唱片上。当向典型HDD写入数据时，唱片以高速度旋转，同时浮动于唱片上方的写入头产生一连串磁性脉冲以对准唱片上的磁性粒子来表示所述数据。当从典型HDD中读取数据时，当磁阻读取头浮动于高速旋转的唱片上方时，所述磁阻读取头中会因感应而发生电阻改变。在实践中，所得数据信号为模拟信号，所述信号的波峰及波谷为所述数据模式的磁通反转的结果。接着，使用称作部分响应最大似然(PRML)的数字信号处理技术对所述模拟数据信号进行取样以确定负责产生所述数据信号的可能数据模式。

HDD因其机械性质而具有某些缺陷。HDD常因冲击、振动或强磁场而易发生损坏或过度的读取/写入错误。另外，HDD是便携式电子装置中的电力的相对大的用户。

大容量存储装置的另一实例为固态驱动器(SSD)。替代将数据存储于旋转媒体上，SSD利用半导体存储器装置来存储其数据，但SSD包括使其在其主机系统看来为典型HDD的接口及形式因子。SSD的存储器装置通常为非易失性快闪存储器装置。

快闪存储器装置已发展成为用于各种电子应用的非易失性存储器的普遍来源。快闪存储器装置通常使用允许高存储器密度、高可靠性及低功率消耗的单晶体管存储器单元。所述单元的阈值电压的改变通过电荷存储或陷获层的编程或其它物理现象来确定每一单元的数据值。快闪存储器及其它非易失性存储器的常见使用包括：个人计算机、个人数字助理(PDA)、数码相机、数字媒体播放器、数字记录器、游戏、器具、车辆、无线装置、移动电话及可拆卸存储器模块，且非易失性存储器的使用正继续扩大。

不同于HDD，SDD因其固态性质而使得其操作一般不易受到振动、冲击或磁场等因素的影响。类似地，由于不具有移动部件，因此SDD具有比HDD低的功率要求。然而，与具有相同形式因子的HDD相比，SSD当前具有低许多的存储容量及明显较高的每位成本。

出于上述原因，且出于所属领域的技术人员在阅读及了解本说明书之后将明了的其它原因，此项技术中需要替代的大容量存储器选项。

附图说明

图1是根据本发明的实施例的存储器装置的简化框图。

图2是可在图1的存储器装置中找到的实例性NAND存储器阵列的一部分的示意图。

图3是根据本发明的实施例的固态大容量存储装置的示意性框图。

图4是波形的描绘，其概念性地显示根据本发明的实施例可通过读取/写入通道从存储器装置接收的数据信号。

图5是根据本发明的实施例的电子系统的示意性框图。

图6详示根据本发明实施例的NAND阵列及电压感测。

图7A及7B详示根据本发明实施例的NAND阵列及取样与保持电路。

具体实施方式

在以下对本发明实施例的详细描述中，参照形成本发明的一部分且其中以图解说明方式显示可在其中实践本发明的特定实施例的附图。充分详细地描述此等实施例以使所属领域的技术人员能够实践本发明，但应了解，还可利用其它实施例，且在不背离本发明的范围的情况下可做出过程、电或机械改变。因此，不可将以下详细描述视为限定意义。

传统固态存储器装置以二进制信号形式传递数据。通常，接地电位表示数据位的第一逻辑电平(例如，数据值‘0’)，而电源电位表示数据位的第二逻辑电平(例如，数据值‘1’)。可指派多级单元(MLC)，举例来说，四个不同阈值电压(Vt)范围，每一范围为200mV，其中每一范围对应于不同的数据状态，借此表示四个数据值或位模式。通常，每一范围之间具有0.2伏至0.4伏的静区或容限以使Vt分布保持不重叠。如果所述单元的Vt处于第一范围内，那么可认为所述单元存储逻辑11状态且通常将此视为所述单元的已擦除状态。如果Vt处于第二范围内，那么可认为所述单元存储逻辑10状态。如果Vt处于第三范围内，那么可认为所述单元存储逻辑00状态。且如果Vt处于第四范围内，那么可认为所述单元存储逻辑01状态。

当编程上文所描述的传统MLC装置时，通常首先将若干单元作为一块擦除以对应于已擦除状态。在擦除一块的单元之后，如果需要的话，首先编程每一单元的最低有效位(LSB)。举例来说，如果LSB为1，那么不必进行编程，但如果LSB为0，那么将目标存储器单元的Vt从对应于11逻辑状态的Vt范围移动到对应于10逻辑状态的Vt范围。在编程LSB之后，以类似方式编程每一单元的最高有效位(MSB)，从而在必要时移位Vt。当读取传统存储器装置的MLC时，一个或一个以上读取操作大体确定单元电压的Vt落入所述范围中的哪一者中。举例来说，第一读取操作可确定目标存储器单元的Vt为MSB是1还是0的指示，而第二读取操作可确定目标存储器单元的Vt为LSB是1还是0的指示。然而，在每一情形中，从目标存储器单元的读取操作返回单个位，而不管每一单元上存储有多少个位。当在每一MLC上存储更多位时，此多编程及读取操作问题变得愈加棘手。由于每一此编程或读取操作为二进制操作，即，每一操作编程或返回每单元单个信息位，因此在每一MLC上存储更多位可导致较长的操作时间。

说明性实施例的存储器装置将数据作为Vt范围存储在存储器单元上。然而，与传统存储器装置相反，编程及读取操作能够利用数据信号，并非作为MLC数据值的离散位，而是作为MLC数据值的完全表示，例如其完整位模式。举例来说，在两位MLC装置中，替代编程单元的LSB且随后编程所述单元的MSB，可编程目标阈值电压来表示那两个位的位模式。即，可向存储器单元施加一连串编程与检验操作直到所述存储器单元获得其目标阈值电压，而非编程到第一位的第一阈值电压、移位到第二位的第二阈值电压等。类似地，替代利用多读取操作来确定单元上所存储的每一位，可将所述单元的阈值电压确定为表示所述单元的完整数据值或位模式的单个信号并传递所述信号。各个实施例的存储器装置不像传统存储器装置那样仅仅注意存储器单元的阈值电压处于某一标称阈值电压以上还是以下。而是，产生表示存储器单元跨越可能阈值电压的连续范围的实际阈值电压的电压信号。此方法的优点随每单元的位的增加而变得更显著。举例来说，如果所述存储器单元存储八个信息位，那么单个读取操作将返回表示八个信息位的单个模拟数据信号。

图1是根据本发明的实施例的存储器装置101的简化框图。存储器装置101包括布置成行及列的存储器单元阵列104。尽管将主要参照NAND存储器阵列来描述各个实施例，但各个实施例并不限于存储器阵列104的特定架构。适合于本实施例的其它阵列架构的一些实例包括NOR阵列、AND阵列及虚拟接地阵列。然而，一般来说，本文所描述的实施例可适于准许产生指示每一存储器单元的阈值电压的数据信号的任何阵列架构。

提供行解码电路108及列解码电路110以解码被提供到存储器装置101的地址信号。地址信号经接收及解码以存取存储器阵列104。存储器装置101还包括输入/输出(I/O)控制电路112，以管理命令、地址及数据向存储器装置101的输入以及数据及状况信息从存储器装置101的输出。地址寄存器114耦合在I/O控制电路112与行解码电路108及列解码电路110之间，以在进行解码之前锁存地址信号。命令暂存器124耦合在I/O控制电路112与控制逻辑116之间以锁存传入命令。控制逻辑116响应于所述命令来控制对存储器阵列104的存取，并产生用于外部处理器130的状况信息。控制逻辑116耦合到行解码电路108及列解码电路110以响应于所述地址来控制行解码电路108及列解码电路110。

控制逻辑116还耦合到取样与保持电路118。取样与保持电路118锁存呈模拟电压电平形式的传入或传出数据。举例来说，取样与保持电路可含有用于对表示待写入到存储器单元的数据的传入电压信号或指示从存储器单元中感测的阈值电压的传出电压信号进行取样的电容器或其它模拟存储装置。取样与保持电路118可进一步提供对所取样电压的放大及/或缓冲以向外部装置提供更强的数据信号。

模拟电压信号的处置可采取类似于CMOS成像器技术领域中众所周知方法的方法，其中将在成像器的像素处响应于入射光照而产生的电荷电平存储于电容器上。接着，使用具有参考电容器的差分放大器将这些电荷电平转换为电压信号，所述参考电容器作为所述差分放大器的第二输入。接着，将所述差分放大器的输出传递到模/数转换器(ADC)装置以获得表示光照强度的数字值。在本发明实施例中，可响应于使电荷经受指示存储器单元的实际或目标阈值电压(分别用于读取或编程所述存储器单元)的电压电平而将所述电荷存储在电容器上。接着，可使用具有接地输入或其它参考信号(作为一第二输入)的差分放大器将此电荷转换为模拟电压。接着，可将所述差分放大器的输出传递到I/O控制电路112以用于在读取操作的情况下从存储器装置输出或用于在编程所述存储器装置中的一个或一个以上检验操作期间进行比较。应注意，I/O控制电路112可任选地包括模/数转换功能及数/模转换(DAC)功能以将读取数据从模拟信号转换为数字位模式且将写入数据从数字位模式转换为模拟信号，使得存储器装置101适于与模拟或数字数据接口进行通信。

在写入操作期间，编程存储器阵列104的目标存储器单元直到指示其Vt电平的电压匹配保持于取样与保持电路118中的电平。作为一个实例，此可使用差分感测装置来实现以将所保持的电压电平和目标存储器单元的阈值电压进行比较。与传统存储器编程极为类似的是，可向目标存储器单元施加编程脉冲以增加其阈值电压直到达到或超过所要值。在读取操作中，将目标存储器单元的Vt电平传递到取样与保持电路118以直接作为模拟信号或作为所述模拟信号的经数字化表示传送到外部处理器(图1中未显示)，此取决于ADC/DAC功能是在存储器装置的外部还是内部提供。

可以各种方式确定单元的阈值电压。举例来说，可在目标存储器单元变为启动时的时刻对字线电压进行取样。另一选择是，可向目标存储器单元的第一源极/漏极侧施加经增压的电压，且可将阈值电压视为其控制栅极电压与其另一源极/漏极侧处的电压之间的差。通过将所述电压耦合到电容器，可与所述电容器共享电荷以存储所取样电压。注意，所述所取样电压无需等于阈值电压，而仅仅指示所述电压。举例来说，在向所述存储器单元的第一源极/漏极侧施加经增压的电压并向其控制栅极施加已知电压的情形下，可将所述存储器单元的第二源极/漏极侧处产生的电压视为数据信号，因为所产生的电压指示所述存储器单元的阈值电压。

取样与保持电路118可包括高速缓存，即每一数据值的多个存储位置，使得存储器装置101在将第一数据值传送到外部处理器的同时可读取下一数据值，或在将第一数据值写入到存储器阵列104的同时接收下一数据值。状况寄存器122耦合在I/O控制电路112与控制逻辑116之间以锁存用于输出到外部处理器的状况信息。

存储器装置101经由控制链路132在控制逻辑116处接收控制信号。所述控制信号可包括芯片启用CE#、命令锁存启用CLE、地址锁存启用ALE及写入启用WE#。存储器装置101可经由多路复用输入/输出(I/O)总线134从外部处理器接收命令(呈命令信号形式)、地址(呈地址信号形式)及数据(呈数据信号形式)并经由I/O总线134将数据输出到所述外部处理器。

在特定实例中，命令是经由输入/输出(I/O)总线134的输入/输出(I/O)接脚[7:0]在I/O控制电路112处接收，并被写入到命令寄存器124中。地址是经由总线134的输入/输出(I/O)接脚[7:0]在I/O控制电路112处接收并被写入到地址寄存器114中。数据可以是经由用于能够接收8个并行信号的装置的输入/输出(I/O)接脚[7:0]或经由能够接收16个并行信号的装置的输入/输出(I/O)接脚[15:0]在I/O控制电路112处接收并被传送到取样与保持电路118。数据还可经由能够传输8个并行信号的装置的输入/输出(I/O)接脚[7:0]或经由能够传输16个并行信号的装置的输入/输出(I/O)接脚[15:0]输出。所属领域的技术人员将了解，可提供额外的电路及信号，且已简化图1的存储器装置以有助于将焦点集中于本发明的实施例上。另外，尽管已根据各种信号的接收及输出的普遍惯例描述了图1的存储器装置，但应注意，除非本文中明确说明，否则各个实施例不受所描述的特定信号及I/O配置的限制。举例来说，命令及地址信号可在与接收数据信号的输入分离的输入处接收，或数据信号可经由I/O总线134的单个I/O线以串行方式传输。由于所述数据信号表示位模式而不是个别位，因此8位数据信号的串行通信可与表示个别位的8个信号的并行通信具有相同效率。

图2是可在图1的存储器阵列104中找到的实例性NAND存储器阵列200的一部分的示意图。如图2中所示，存储器阵列200包括字线202₁到202_N及交叉位线204₁到204_M。为便于在数字环境中进行寻址，字线202的数目及位线204的数目各自通常为2的某一幂。

存储器阵列200包括NAND串206₁至206_M。每一NAND串包括晶体管208₁到208_N，其各自位于字线202与位线204的交叉点处。在图2中描绘为浮动栅极晶体管的晶体管208表示用于数据存储的非易失性存储器单元。每一NAND串206的浮动栅极晶体管208从源极至漏极串联地连接在一个或一个以上源极选择栅极210(例如，场效晶体管(FET))与一个或一个以上漏极选择栅极212(例如，FET)之间。每一源极选择栅极210位于本地位线204与源极选择线214的交叉点处，而每一漏极选择栅极212位于本地位线204与漏极选择线215的交叉点处。

每一源极选择栅极210的源极连接到共用源极线216。每一源极选择栅极210的漏极连接到对应NAND串206的第一浮动栅极晶体管208的源极。举例来说，源极选择栅极210₁的漏极连接到对应NAND串206₁的浮动栅极晶体管208₁的源极。每一源极选择栅极210的控制栅极连接到源极选择线214。如果针对给定NAND串206利用多个源极选择栅极210，那么其将串联耦合在共用源极线216与所述NAND串206的第一浮动栅极晶体管208之间。

每一漏极选择栅极212的漏极在漏极触点处连接到对应NAND串的本地位线204。举例来说，漏极选择栅极212₁的漏极在漏极触点处连接到对应NAND串206₁的本地位线204₁。每一漏极选择栅极212的源极连接到对应NAND串206的最后浮动栅极晶体管208的漏极。举例来说，漏极选择栅极212₁的源极连接到对应NAND串206₁的浮动栅极晶体管208_N的漏极。如果针对给定NAND串206利用多个漏极选择栅极212，那么其将串联耦合在对应位线204与所述NAND串206的最后浮动栅极晶体管208_N之间。

浮动栅极晶体管208的典型构造包括源极230及漏极232、浮动栅极234及控制栅极236，如图2中所示。浮动栅极晶体管208使其控制栅极236耦合到字线202。一列浮动栅极晶体管208是耦合到给定本地位线204的那些NAND串206。一行浮动栅极晶体管208是共同耦合到给定字线202的那些晶体管。本发明的实施例还可利用其它形式的晶体管208，例如NROM、磁性或铁电晶体管管及能够经编程以采用两个或两个以上阈值电压范围中的一者的其它晶体管。

各个实施例的存储器装置可有利地用于大容量存储装置中。对于各个实施例来说，这些大容量存储装置可采取相同形式因子及传统HDD的通信总线接口，借此允许其在各种应用中取代此类驱动器。HDD的一些常见形式因子包括通常与当前个人计算机及较大数字媒体记录器一起使用的3.5″、2.5″及PCMCIA(个人计算机存储器卡国际协会)形式因子，以及通常用于例如移动电话、个人数字助理(PDA)及数字媒体播放器等较小个人器具的1.8″及1″形式因子。一些常见总线接口包括通用串行总线(USB)、AT附接接口(ATA)[还称作集成驱动电子装置或IDE]、串行ATA(SATA)、小型计算机系统接口(SCSI)及电气与电子工程师协会(IEEE)1394标准。尽管已列出各种形式因子及通信接口，但所述实施例不限于特定形式因子或通信标准。此外，所述实施例无需符合HDD形式因子或通信接口。图3是根据本发明的实施例的固态大容量存储装置300的示意性框图。

大容量存储装置300包括根据本发明的实施例的存储器装置301、读取/写入通道305及控制器310。读取/写入通道305提供从存储器装置301接收的数据信号的模/数转换以及从控制器310接收的数据信号的数/模转换。控制器310通过总线接口315提供大容量存储装置300与外部处理器(图3中未显示)之间的通信。应注意，读取/写入通道305可为一个或一个以上额外存储器装置服务，如以虚线表示的存储器装置301’所描绘。可通过多位晶片启用信号或其它多路复用方案来处置对用于通信的单个存储器装置301的选择。

存储器装置301通过模拟接口320及数字接口325耦合到读取/写入通道305。模拟接口320提供模拟数据信号在存储器装置301与读取/写入通道305之间的通路，而数字接口325提供控制信号、命令信号及地址信号从读取/写入通道305到存储器装置301的通路。数字接口325可进一步提供状况信号从存储器装置301到读取/写入通道305的通路。模拟接口320与数字接口325可共享信号线，如针对图1的存储器装置101所注释。虽然图3的实施例描绘去往存储器装置的双模/数接口，但读取/写入通道305的功能可任选地并入到存储器装置301中，如针对图1所论述，使得存储器装置301仅将数字接口用于控制信号、命令信号、状态信号、地址信号及数据信号的通路而直接与控制器310通信。

读取/写入通道305通过一个或一个以上接口(例如数据接口330及控制接口335)耦合到控制器310。数据接口330提供数字数据信号在读取/写入通道305与控制器310之间的通路。控制接口335提供控制信号、命令信号及地址信号从控制器310到读取/写入通道305的通路。控制接口335可进一步提供状况信号从读取/写入通道305到控制器310的通路。如通过将控制接口335连接到数字接口325的虚线所描绘，状况及命令/控制信号还可在控制器310与存储器装置301之间直接传递。

虽然读取/写入通道305与控制器310在图3中描绘为两个不同装置，但所述两者的功能可替代地由单个集成电路装置来执行。而且，尽管将存储器装置301维持为单独装置将在使所述实施例适于不同形式因子及通信接口中提供更多灵活性，但由于其也是集成电路装置，因此可将整个大容量存储装置300制造为单个集成电路装置。

读取/写入通道305为适于至少提供数字数据串流到模拟数据串流的转换且反之亦然的信号处理器。数字数据串流提供呈二进制电压电平形式的数据信号，即指示具有第一二进制数据值(例如，0)的位的第一电压电平，以及指示具有第二二进制数据值(例如，1)的位的第二电压电平。模拟数据串流提供呈具有多于两个电平的模拟电压形式的数据信号，其中不同电压电平或范围对应于两个或两个以上位的不同位模式。举例来说，在适于存储每存储器单元两个位的系统中，模拟数据串流的第一电压电平或电压电平范围可对应于位模式11，模拟数据串流的第二电压电平或电压电平范围可对应于位模式10，模拟数据串流的第三电压电平或电压电平范围可对应于位模式00，且模拟数据串流的第四电压电平或电压电平范围可对应于位模式01。因此，根据各个实施例的一个模拟数据信号将被转换为两个或两个以上数字数据信号且反之亦然。

在实践中，在总线接口315处接收控制及命令信号以用于通过控制器310存取存储器装置301。还可在总线接口315处接收地址及数据值，此取决于所要的存取类型，例如，写入、读取、格式化等。在共享总线系统中，总线接口315将与各种其它装置一起耦合到总线。为将通信引导到特定装置，可在所述总线上放置指示所述总线上哪一装置将要按后续命令行动的识别值。如果所述识别值匹配由大容量存储装置300采用的值，那么控制器310将接着在总线接口315处接受所述后续命令。如果所述识别值不匹配，那么控制器310将忽略后续通信。类似地，为避免总线上的冲突，共享总线上的各个装置可指令其它装置停止出站通信而其则个别地控制总线。用于共享总线及避免冲突的协议已众所周知且本文中将不再加以详述。控制器310接着将命令、地址及数据信号继续传递到读取/写入通道305以用于进行处理。注意，从控制器310传递到读取/写入通道305的命令、地址及数据信号无需为在总线接口315处接收的相同信号。举例来说，用于总线接口315的通信标准可不同于读取/写入通道305或存储器装置301的通信标准。在此情形中，控制器310可在存取存储器装置301之前翻译所述命令及/或寻址方案。另外，控制器310可在一个或一个以上存储器装置301内提供负载均衡，使得存储器装置301的物理地址可针对给定逻辑地址而随时间改变。因此，控制器310可将逻辑地址从外部装置映射到目标存储器装置301的物理地址。

对于写入请求，除命令及地址信号外，控制器310还将把数字数据信号传递到读取/写入通道305。举例来说，针对16位数据字，控制器310将传递具有第一或第二二进制逻辑电平的16个个别信号。读取/写入通道305将接着把数字数据信号转换为表示所述数字数据信号的位模式的模拟数据信号。继续进行前述实例，读取/写入通道305将使用数/模转换来将所述16个个别数字数据信号转换为具有指示所要16位数据模式的电位电平的单个模拟信号。对于一个实施例，表示所述数字数据信号的位模式的模拟数据信号指示目标存储器单元的所要阈值电压。然而，在编程单晶体管存储器单元中，情形通常是编程邻近存储器单元将增加先前所编程的存储器单元的阈值电压。因此，对于另一实施例，读取/写入通道305可考虑预期阈值电压改变的这些类型，并将模拟数据信号调整为指示低于最终所要阈值电压的阈值电压。在转换来自控制器310的数字数据信号之后，读取/写入通道305将接着将写入命令及地址信号连同模拟数据信号传递到存储器装置301以供在编程个别存储器单元中使用。编程可在逐单元基础上发生，但通常针对每操作一数据页来执行。对于典型存储器阵列架构来说，一数据页包括耦合到一字线的每一个其它存储器单元。

对于读取请求，控制器将把命令及地址信号传递到读取/写入通道305。读取/写入通道305将把读取命令及地址信号传递到存储器装置301。作为响应，在执行读取操作之后，存储器装置301将返回指示存储器单元的由所述地址信号及读取命令界定的阈值电压的模拟数据信号。存储器装置301可以并列或串行方式传送其模拟数据信号。

所述模拟数据信号还可不作为离散电压脉冲来传送，而是作为模拟信号的大致连续串流来传送。在此情形中，读取/写入通道305可采用类似于HDD存取中使用的信号处理，称为PRML或部分响应最大似然。在传统HDD的PRML处理中，HDD的读取头输出模拟信号串流，所述模拟信号串流表示在HDD唱片的读取操作期间遇到的磁通反转。周期性地对响应于读取头所遇到的磁通反转而产生的此模拟信号进行取样以形成信号模式的数字表示，而非试图捕获所述信号的真实波峰及波谷。接着可分析此数字表示以确定负责产生所述模拟信号模式的磁通反转的可能模式。此相同类型的处理可与本发明的实施例一起使用。通过对来自存储器装置301的模拟信号进行取样，可采用PRML处理来确定负责产生所述模拟信号的阈值电压的可能模式。

图4是波形的描绘，其概念性地显示根据本发明的实施例可通过读取/写入通道305从存储器装置301接收的数据信号450。可周期性地对数据信号450进行取样，且可依据所取样的电压电平的振辐形成数据信号450的数字表示。对于一个实施例，可使所述取样与数据输出同步，使得所述取样在数据信号450的稳态部分期间发生。此实施例通过由时间t1、t2、t3及t4处的虚线所指示的取样来描绘。然而，如果经同步取样变得未对准，那么数据样本的值可与稳态值明显不同。在替代实施例中，可增加取样速率以允许确定稳态值可能发生之处，例如通过观察数据样本所指示的斜率改变来确定。此实施例通过由时间t5、t6、t7及t8处的虚线指示的取样来描绘，其中时间t6与t7处的数据样本之间的斜率可指示稳态条件。在此实施例中，在取样速率与表示准确度之间作出折衷。较高的取样速率导致较准确的表示，但也增加处理时间。无论是使取样与数据输出同步还是使用更频繁的取样，可接着使用数字表示来预测何种传入电压电平可能会负责产生模拟信号模式。而，可依据传入电压电平的此所预期模式预测正被读取的个别存储器单元的可能数据值。

由于认识到在从存储器装置301中读取数据值时将发生错误，因此读取/写入通道305可包括错误校正。错误校正通常在存储器装置以及HDD中使用以从所预期的错误中恢复。通常，存储器装置将用户数据存储在第一组位置中且将错误校正码(ECC)存储在第二组位置中。在读取操作期间，响应于用户数据的读取请求来读取用户数据及ECC两者。使用已知算法，可将从读取操作返回的用户数据与ECC进行比较。如果错误在所述ECC的限度内，那么所述错误将被校正。

图5是根据本发明的实施例的电子系统的示意性框图。电子系统的实例可包括：个人计算机、PDA、数码相机、数字媒体播放器、数字记录器、电子游戏、器具、车辆、无线装置、移动电话等等。

电子系统包括主机处理器500，主机处理器500可包括高速缓冲存储器502以增加处理器500的效率。处理器500耦合到通信总线504。多种其它装置可在处理器500的控制下耦合到通信总线504。举例来说，所述电子系统可包括：随机存取存储器(RAM)506；一个或一个以上输入装置508，例如键盘、触摸垫、指向装置等；音频控制器510；视频控制器512；以及一个或一个以上大容量存储装置514。至少一个大容量存储装置514包括：数字总线接口515，其用于与总线504通信；一个或一个以上存储器装置，根据本发明的实施例其具有用于传送数据信号(其表示两个或两个以上数据位的数据模式)的模拟接口；以及信号处理器，其适于执行从总线接口515接收的数字数据信号的数/模转换及从其存储器装置接收的模拟数据信号的模/数转换。

如上所述，感测存储器的存储器单元的阈值电压可以多种方式来实现。本发明的一个或一个以上实施例通过将NAND串像源极随耦器那样来操作而感测非易失性NAND架构存储器阵列(例如，NAND架构快闪存储器阵列)中的电压。在感测操作(例如，读取或检验操作)中，通过以下操作来感测NAND架构快闪存储器阵列的NAND串中一单元的经编程阈值电压：向源极线施加升高的电压(例如，Vcc)；向所述串中的未选单元的栅极施加升高的通过电压(Vpass，例如Vcc或更高)以使所述栅极起通过栅极的作用并将其置于通过贯通(pass through)操作模式中；以及向选定单元的栅极施加读取栅极电压(Vg)而以主动模式操作所述栅极，即使在将最大阈值电压(Vt)编程到其中时的情况下也是如此。所述选定存储器单元在经耦合位线(其中电流从所述源极线流过所述串)上设定电压，所述电压将为读取栅极电压减去所述单元的阈值电压(Vg-Vt)。利用ADC(例如读取通道的ADC)对照已知读取栅极电压(Vg)直接感测所述单元的此电压，或另一选择是，可对此电压取样并将其与参考电压进行比较，例如与所取样的目标数据电压进行比较以检验在编程操作中编程到所述单元中的电压。

如上所述，在过去，对NAND快闪存储器单元中所存储的数据的感测通常通过以下操作来完成：向NAND存储器单元串的未选字线施加通过电压(Vpass)以使所述存储器单元起通过晶体管的作用并向耦合到选定为待感测的存储器单元的栅极的选定字线施加读取电压(Vg)。将与所述NAND串相关联的感测线(例如，位线)预充电到已知预充电电压电平并将其耦合到所述NAND串。如果所施加的读取电压高于单元的Vt，那么选定晶体管接通且电流流到所述源极线，从而使位线上的预充电电压放电，所述预充电电压由电荷共享感测放大器感测。在单逻辑级单元(SLC)实施方案中，此通常为单个感测操作；如果单元在所施加读取电压下接通，那么其处于已擦除状态(逻辑1)，且如果所述单元不接通，那么其被编程(逻辑0)。在多级单元实施方案中，读取电压(Vg)通常在连续感测操作中发生阶跃改变以确定所述单元的阈值电压(Vt)。当向所述字线施加等于或高于编程到所述单元中的阈值电压(Vt)电平的读取电压(Vg)时，所述单元接通，从而允许确定其处于可能阈值范围的哪一逻辑窗口中，且因此允许确定所述单元的对应经编程数据值。

在模拟电路中，场效应晶体管(FET)源极随耦器放大器由于其有效输出电阻低而通常被用作末级模拟放大器。在源极随耦器放大器电路中，漏极耦合到电力轨电压源且输入耦合到控制栅极，而所述放大器的输出取自源极。顾名思义，在源极随耦器放大器中，源极遵循FET的输入/控制栅极的电压。此输出通常因FET的阈值电压(需将FET置于主动模式中)降低。尽管可通过被设计到所述放大器中的放大因子来放大所述输出，但通常将源极随耦器放大器用作缓冲器。

图6显示本发明的实施例的经简化NAND架构快闪阵列的示意图。注意，图6的NAND存储器阵列是出于图解说明的目的且不应视为限定性，且本发明的其它NAND存储器阵列实施例是可能的且本发明的益处对所属领域的技术人员将显而易见。

在图6中，阵列的NAND串耦合到位线204及源极线216。在NAND存储器串中，一连串存储器单元208₀到208₃₁从源极到漏极地耦合在一起以形成NAND串。应注意，尽管将图6的NAND串详述为其中具有32个单元，但NAND串可具有不同数目的单元，包含但不限于8个、16个、32个、64个或更多个单元。字线202_x跨越所述阵列的NAND串耦合，从而耦合邻近存储器单元208_x的控制栅极以使得能够选定来自邻近存储器串的单个存储器单元208_x。在每一NAND存储器串中，在每一栅极绝缘体堆叠之间形成杂质(通常为N+)掺杂区以形成所述串的邻近存储器单元208_x的源极及漏极区，其另外起将所述NAND串的各单元耦合在一起的连接器的作用。每一NAND存储器串耦合到选择栅极210、212，选择栅极210、212形成于每一NAND串的任一端且将每一NAND串的相对端选择性地耦合到位线204及源极线216。选择栅极210、212各自耦合到选择栅极控制线并分别控制NAND串到相关联位线204及源极线216的耦合。

在图6中的源极随耦器感测操作中，向未选存储器单元(耦合到字线202₃₁到202_N+1、202_N-1到202₀的208₃₁到208_N+1、208_N-1到208₀)的字线施加升高的读取通过电压(Vpass)，从而允许所述未选存储器单元以不受其所存储数据值限制的方式来使电流通过。向源极线216施加升高的电压Vsource(例如Vcc或更高)，同时还向选择栅极FET的栅极施加选择栅极电压(V_SGD及V_SGS)，从而将NAND串分别耦合到源极线216及位线204。向连接到选定存储器单元208_N的字线202_N施加读取栅极电压(Vg)而以主动模式操作所述选定存储器单元。电流(I bias)接着经由选定存储器单元208_N从源极线216到位线204地流过NAND串，所述选定存储器单元像源极随耦器放大器一样操作，从而将列位线204的电压升高到所施加读取电压减去选定单元208_N的经编程阈值电压(Vg-Vt)的电压。由于所施加的读取栅极电压为已知，因此选定单元208_N的阈值电压(Vt)可由模/数转换器(ADC)从位线204中直接感测，或所述阈值电压的指示可由取样与保持电路118中的电容器取样及保持以供随后比较或从所述存储器装置传送。应注意，在替代实施例中，可将位线204预充电到已知电压(例如中间电压或Vcc/2)以帮助增加感测操作的速度。

还如上所述，在编程本发明的实施例的NAND架构快闪/EEPROM存储器时，通过向一个或一个以上NAND串的选定存储器单元的控制栅极施加编程电压(例如，一连串编程电压脉冲)以将电荷置于其浮动栅极中并更改其阈值电压而以模拟电压电平编程存储器单元。可接着在检验操作中通过感测选定存储器单元(例如，通过前述源极随耦器感测)来对照取样与保持电路118中所存储的目标电压电平检验经编程阈值电压。通过向处于或高于其目标电压的存储器单元的通道施加升高的电压(例如，经由经耦合位线204)来禁止所述存储器单元进一步的编程，而未通过检验(具有低于所述目标电压的Vt)的单元使其通道耦合到低编程电压(通常通过穿过位线204将所述通道耦合到接地)且经受额外编程脉冲(处于编程字线电压或处于增加的编程电压)。可重复此编程与检验循环直到已成功地编程所述目标电压，或重复所述循环直到所有目标电压尚未成功地通过检验即已经过选定数目的重覆且认为所述编程操作已失败。

如同读取操作一样，在检验操作中，向未选存储器单元(208₃₁到208_N+1、208_N-1到208₀)的字线施加升高的读取通过电压(Vpass)，从而允许所述未选存储器单元以不受其所存储数据值限制的方式使电流通过，且向源极线216施加升高的电压Vsource。向连接到存储器单元208_N的字线202_N施加检验读取栅极电压(Vg)而以主动模式操作选定存储器单元208_N。电流(I bias)接着流过NAND串，从而将列位线204的电压升高到所施加的读取电压减去选定单元208_N的经编程阈值电压(Vout＝Vg-Vt)的电压。可接着例如由取样与保持电路118对NAND串在位线204上所表现的位线电压进行取样并将其与目标电压或目标电压的指示进行比较以选择在下一编程循环中编程及禁止的单元。在此比较中，可首先通过从读取栅极电压中减去位线电压(Vg-Vout＝Vt)将位线204的所取样电压转换为指示选定存储器单元208_N的阈值电压(Vt)的电压，且接着将所述电压与取样与保持电路118中所存储的目标电压电平进行比较。

还应注意，在感测期间，所述未选存储器单元(在选定单元208_N的源极侧上的208₃₁到208_N+1及在漏极侧上的208_N-1到208₀)不充当完美的通过栅极且因其内部电阻而将额外电压降引入到感测操作中。感测错误主要起因于源极侧未选存储器单元208₃₁到208_N+1的电阻，且其次起因于漏极侧单元208_N-1到208₀的电阻，位线204上所表现的电压更准确地描绘为所施加的读取电压减去经编程阈值电压再减去源极侧单元的电阻降(Vout＝Vg-Vt-Rsource-side*I bias)的电压。此电阻可通过在编程-检验循环中编程选定存储器单元的阈值电压来补偿，其中通过将在位线204上测量的单元208_N的经测量阈值电压(Vt)匹配到取样与保持电路118中所保持的目标电压(使得在位线204上测量的电压包括由未选源极侧存储器单元的IR降Rsource-side*I bias而引起的电压，以及存储器单元的经编程阈值电压Vt，从而有效地降低经编程阈值电压以补偿源极侧电阻的IR降)来补偿未选单元的IR降。可通过选择所述串的存储器单元的编程顺序来减少此感测错误以确保在编程选定存储器单元208时未选单元中的稳定电阻模式，明确地说，源极侧存储器单元(208_N-1到208₀)所呈现的电阻的模式。

图7A及7B详述本发明的一个实施例的经简化NAND架构阵列及取样与保持电路的示意图。在图7A中，阵列的多个NAND串中的一NAND串含有从源极到漏极耦合在一起以形成所述NAND串的一连串存储器单元208₀到208₃₁。所述NAND串还分别经由选择栅极210、212耦合到位线204及源极线216。字线202_x跨越所述阵列的NAND串耦合，从而耦合邻近存储器单元208_x的控制栅极，使得能够选定来自邻近存储器串的单个存储器单元208_x。位线204经由列解码电路110的列多路复用器耦合到电流偏置源及取样与保持电路118。取样与保持电路118还并入有比较器及位线禁止电路。

图7B详述本发明的一个实施例的取样与保持电路118。在图7B中，取样与保持电路118经由列解码电路110的列多路复用器(还称为列多路复用器(column mux))耦合到位线204。取样与保持电路118还连接到I/O总线702。在取样与保持电路118的内部，位线取样电容器C2706耦合到列多路复用器110通过开关S3716(通常为起通过栅极或开关作用的FET晶体管)选定的位线204。另外，取样与保持电路118也含有传入数据取样电容器C1704，其可经由开关S1712耦合到I/O总线702以对通常作为模拟信号电压电平输入的传入数据进行取样。放大器(或运算放大器)708也并入于取样与保持电路118中。取决于存储器的操作模式，运算放大器708可经配置且起比较器的作用以比较电容器C1 704与C2 706的电压，或起单一放大器/输出缓冲器的作用以将来自电容器C2 706的所取样位线电压输出到I/O总线702上。为起比较器的作用，电容器C1 704经由开关S2 714耦合到运算放大器708的输入，而开关S4718断开以停用放大器708的反馈路径。接着通过内部差分放大器将电容器C1704的电压与电容器C2 706(其耦合到运算放大器708的另一输入)的电压进行比较，且将运算放大器708的高开路增益与所述输出上所表现的结果进行比较。为起输出缓冲器的作用，开关S2714断开以切断电容器C1704，且开关S4718闭合以启用反馈路径并允许运算放大器708充当单一增益放大器，从而缓冲电容器C2706上的电压并使其表现于放大器708的输出上。

在图7A及7B的存储器中的感测操作中，通过向未选存储器单元(208₃₁到208_N+1、208_N-1到208₀)的字线施加升高的读取通过电压(Vpass)而向NAND串施加偏置条件，从而允许所述未选存储器单元以不受其所存储数据值限制的方式使电流通过。向源极线216施加升高的电压Vsource(例如Vcc或更高)，同时还向选择栅极FET的栅极施加选择栅极电压(V_SGD及V_SGS)，从而将NAND串分别耦合到源极线216及位线204。向连接到选定存储器单元208_N(在图7A的实例中，选择为单元208₁₅)的字线202_N施加读取栅极电压(Vgate)而以主动模式操作所述选定存储器单元。电流(B/L电流)接着经由选定存储器单元208_N从源极线216到位线204地流过NAND串，从而将列位线204的电压升高到所施加的读取电压减去选定单元208_N的经编程阈值电压(Vgate-Vt)的电压。位线204由列地址解码器电路110的列多路复用器选定且耦合到取样与保持电路118。在准备进行感测时，取样与保持电路118关断开关S1702及S2 714以隔离电容器C1 704，还通过关断开关S3 716而将电容器C2 706与位线204隔离。另外，还关断开关S5 720以隔离位线禁止电路710，而接通开关S4 718以将运算放大器708耦合为输出缓冲器/单一增益放大器。一旦选定位线204上的电压(Vsense或Vout)已稳定，便通过接通开关S3 716并将电容器C2 706耦合到位线204而由取样与保持电路118对其进行取样。当由电容器C2 706取样时，位线204的电压由运算放大器708缓冲且接着可被耦合到I/O总线702以供通过闭合开关Col_Sel 722进行输出。注意，一旦位线电压(Vsense)已由电容器C2 706取样，便可关断开关S3 716以将所述电容器与位线204隔离，从而允许所述阵列开始下一感测循环同时从所述存储器读出所取样电压。还应注意，如上所述，可通过从所取样位线电压(Vsense)中减去栅极电压(Vgate)来依据所取样位线电压(Vsense)确定选定存储器单元的阈值电压。例如，单元Vt＝Vgate-Vsense。

在图7A及7B的存储器中的编程与检验操作中，首先通过接通开关S1 712以将电容器C1 704耦合到I/O总线702来对传入数据电压进行取样并将其作为目标或所要阈值电压保持在电容器C1 704中。在此过程期间开关S2 714通常被关断。在电容器C1 704已充电到I/O总线702上所表现的电压后，接着便关断开关S1 712以捕获所要的传入数据电压。接着通过向存储器单元208_N的控制栅极202_N施加编程电压脉冲且向通道施加接地或低电压以将电荷置于其浮动栅极上并更改阈值电压来选择及编程所述存储器单元(在图7A的实例中，选择为单元208₁₅)。接着通过在检验操作中重新选择及感测选定存储器单元208_N并将所感测的阈值电压与电容器C1 704中所存储的目标电压进行比较来检验选定存储器单元208_N的阈值电压。

为完成所述检验操作，关断开关S4 718以将运算放大器708配置为比较器且通过接通开关S5720并确认“Col_Sel”开关722关断(以使运算放大器708的输出与I/O总线702断开)来将运算放大器708的输出耦合到位线禁止电路710。另外，使开关S1 712处于关断状态，而使开关S2 714接通以将电容器C1 704上所存储的目标电压耦合到运算放大器708的输入。通过向未选存储器单元(208₃₁到208_N+1、208_N-1到208₀)的字线施加升高的读取通过电压(Vpass)，同时还向选择栅极FET的栅极施加选择栅极电压(V_SGD及V_SGS)以将NAND串源极线216及位线204而向NAND串施加感测偏置条件。向源极线216施加升高的电压Vsource且向连接到选定存储器单元208_N的字线202_N施加读取栅极电压(Vgate)而以主动模式操作所述存储器单元。电流(B/L电流)从源极线216到位线204地流过NAND串，从而将列位线204的电压升高到所施加的读取电压减去选定单元208_N的经编程阈值电压(Vgate-Vt)的电压。位线204由列地址解码器电路110的列多路复用器选定且被耦合到取样与保持电路118。一旦选定位线204上的电压(Vsense或Vout)已稳定，便通过接通开关S3716并将电容器C2706耦合到位线204而由取样与保持电路118对其进行取样。位线204上的电压由电容器C2 706取样。运算放大器(配置为比较器)接着将目标电压与分别从电容器C1 704及C2 706耦合到其输入的所感测位线电压进行比较。如果选定存储器单元208_N的所感测电压(如电容器C2 706上所取样及保持的电压)低于目标电压(如电容器C1 704中所取样及保持的电压)，那么运算放大器708的输出为高，且因此经耦合的位线编程禁止电路710的反相器的输出为低，从而指示需要其它编程脉冲。如果电容器C2 706上所取样及保持的选定存储器单元208_N的所感测电压高于电容器C1 704中所保持的目标电压，那么运算放大器708的输出为低，且经耦合的位线编程禁止电路710的反相器的输出为高，从而指示不需要其它编程脉冲。在一个实施例中，利用来自位线编程禁止电路710的此输出来设定耦合到选定存储器单元的通道的电压，从而将所述电压设定为低或接地电位电压(编程)或设定为高电压(编程禁止，例如Vcc)，此分别取决于位线编程禁止电路710的输出为低还是为高。可重复此编程与检验循环直到已成功地编程所述目标电压，或重复所述循环直到所有目标电压尚未成功地通过检验即已经过选定数目的重覆且认为所述编程操作已失败。还应注意，在一个实施例中，所述目标电压表示为待感测的所要Vsense而非直接存储器单元阈值电压(例如，单元Vt＝Vgate-Vsense，因此Vtarget＝Vsense＝Vgate-单元Vt)。还应注意，在另一实施例中，可首先通过在将电容器C2 706中所取样及存储的与电容器C1 704中所存储的目标阈值电压进行比较之前从中减去Vgate来将所述Vsense转换为选定存储器单元208_N的所感测阈值电压。

虽然本文已图解说明及描述特定实施例，但所属领域的技术人员将易于了解，任何经计算以实现相同目的的布置均可替代所示的特定实施例。所属领域的技术人员将明了本发明的许多修改。因此，此申请案打算涵盖本发明的任何修改或变化。

总结

已描述一种模拟电压NAND架构非易失性存储器数据读取/检验过程及电路，其利用源极随耦器电压感测来感测非易失性单元中的模拟电压。在源极随耦器感测或读取操作中，通过向源极线施加升高的电压(例如Vcc)，将升高的通过电压(Vpass)置于NAND架构快闪存储器阵列的NAND串中的未选单元的栅极上以将所述栅极置于通过贯通操作模式中以及向选定单元的栅极施加读取栅极电压(Vg)，来读取所述串中的单元的经编程阈值电压。所述选定存储器单元起源极随耦器放大器的作用以将经耦合位线上得电压设定为读取栅极电压减去所述单元的阈值电压(Vg-Vt)，其中电流从源极线流过所述串。此允许利用ADC(例如读取通道的ADC)对照已知读取栅极电压(Vg)直接感测所述单元的电压，或另一选择是，可对此电压取样并将其与参考电压进行比较，例如与所取样的目标数据电压进行比较以检验在编程操作中编程到所述单元中的电压。

虽然本文已图解说明及描述特定实施例，但所属领域的技术人员将易于了解，任何经计算以实现相同目的的布置排均可替代所示的特定实施例。所属领域的技术人员将明了本发明的许多修改。因此，此申请案打算涵盖本发明的任何修改或变化。明确的打算是本发明仅由上述权利要求书及其等效物限定。