电子器件、配置可重编程逻辑元件的方法及图像形成装置

摘要

本发明公开了一种电子器件、配置可重编程逻辑元件的方法以及图像形成装置，所述电子器件包括可重编程逻辑元件、配置数据存储器、读取部分、哑数据生成部分、跳读判断部分、写入部分以及控制部分。所述配置数据存储器存储用于所述可重编程逻辑元件的配置数据。所述读取部分从所述配置数据存储器中依次读取所述配置数据。所述哑数据生成部分生成哑数据。所述跳读判断部分判断是否跳读所述配置数据。所述写入部分将所述配置数据或所述哑数据写入所述可重编程逻辑元件。如果所述跳读判断部分判定将跳读所述配置数据，则所述控制部分进行控制以将由所述哑数据生成部分生成的所述哑数据发送到所述写入部分。

说明书

技术领域

本发明涉及电子器件、配置可重编程逻辑元件的方法以及图像形成装置。

背景技术

已知诸如PGA(可编程门阵列)、FPGA(现场可编程门阵列)、CPLD(复杂可编程逻辑器件)以及DRP(动态可重配置处理器)等使用可重编程逻辑元件的电子器件。通过输入电信号可在事后对包括在这种可重编程逻辑元件中的逻辑电路重写。因此，这种元件具有高通用性和功能可更新的优点。

例如，日本专利No.3644590(对应于美国专利No.6,976,118)披露了一种包括PROM(可编程ROM)、EEPROM(电可擦除可编程ROM)以及FPGA的电子器件。当对该电子器件供电时，基于存储在PROM中的数据配置(初始化)FPGA，之后基于存储在EEPROM中的数据再度配置FPGA。

此外，JP 2004-21867A披露了一种包括闪存、配置控制器以及FPGA的电子器件。当对该电子器件供电时，配置控制器基于存储在闪存中的数据来配置FPGA。

发明内容

本发明的目的在于在使用可重编程逻辑元件的电子器件中跳读配置数据而将哑数据写入可重编程逻辑元件。

[1]根据本发明的一方面，提供一种电子器件，其包括可重编程逻辑元件、配置数据存储器、读取部分、哑数据生成部分、跳读判断部分、写入部分以及控制部分。所述配置数据存储器存储用于所述可重编程逻辑元件的配置数据。所述读取部分从所述配置数据存储器中依次读取所述配置数据。所述哑数据生成部分生成哑数据。所述跳读判断部分判断是否跳读所述配置数据。所述写入部分将所述配置数据或所述哑数据写入所述可重编程逻辑元件。如果所述跳读判断部分判定将跳读所述配置数据，则所述控制部分进行控制以将由所述哑数据生成部分生成的所述哑数据发送到所述写入部分。

根据第[1]项所述的构造，可以跳读所述配置数据而将所述哑数据写入所述可重编程逻辑元件。

[2]在根据第[1]项所述的电子器件中，如果所述跳读判断部分判定不跳读所述配置数据，则所述控制部分可进行控制以将由所述读取部分读取的所述配置数据发送到所述写入部分。

根据第[2]项所述的构造，与所述电子器件连接的装置可以识别所述电子器件而无需所述电子器件读取全部配置数据。

[3]在根据第[2]项所述的电子器件中，所述控制部分可执行控制以使得在将包括所述哑数据的第一配置数据写入所述可重编程逻辑元件之后，将不同于所述第一配置数据的第二配置数据写入所述可重编程逻辑元件。

根据第[3]项所述的构造，在与所述电子器件连接的所述装置能够识别所述电子器件之后，可在所述可重编程逻辑元件上构建逻辑。

[4]在根据第[3]项所述的电子器件中，所述配置数据存储器可存储所述第二配置数据并且不存储所述第一配置数据。

根据第[4]项所述的构造，不需要准备所述第一配置数据。

[5]在根据第[4]项所述的电子器件中，所述配置数据存储器可存储用于检查所述第一配置数据是否已正常写入所述可重编程逻辑元件的数据。

根据第[5]项所述的构造，即使在所述可重编程逻辑元件检查是否已正常写入所述配置数据的情况下，也不需要准备所述第一配置数据。

[6]在根据第[3]项所述的电子器件中，所述控制部分可部分地执行所述第二配置数据的写入，以覆盖包含在所述第一配置数据中的所述哑数据的至少一部分。

根据第[6]项所述的构造，在与所述电子器件连接的所述装置能够识别所述电子器件之后，在所述可重编程逻辑元件上构建逻辑。

[7]根据第[1]项所述的电子器件还可包括：跳读信息存储器，其存储表示跳读所述配置数据的位置的跳读信息。所述跳读判断部分可基于存储在所述跳读信息存储器中的所述跳读信息来判断是否跳读所述配置数据。

根据第[7]项所述的构造，可以任意地设定跳读所述配置数据的位置。

[8]在根据第[1]项所述的电子器件中，所述跳读判断部分可基于由所述读取部分读取的所述配置数据来判断是否跳读所述配置数据。

根据第[8]项所述的构造，可以自动地识别跳读所述配置数据的位置。

[9]根据本发明的另一方面，提供一种配置可重编程逻辑元件的方法，其包括：依次读取用于所述可重编程逻辑元件的配置数据；判断是否跳读所述配置数据；如果判定将跳读所述配置数据，则生成哑数据并且将所生成的哑数据写入所述可重编程逻辑元件；以及如果判定不跳读所述配置数据，则将所读取的配置数据写入所述可重编程逻辑元件。

根据第[9]项所述的方法，可以跳读所述配置数据而将所述哑数据写入所述可重编程逻辑元件。

[10]根据本发明的另一方面，提供一种图像形成装置，其包括根据第[1]项所述的电子器件。

根据第[10]项所述的构造，可以在事后重写用于实现所述图像形成装置功能的逻辑电路。

附图说明

下面，将基于附图详细地说明本发明的示例性实施例，其中：

图1为示出根据示例性实施例1的电子器件的示意图；

图2为电子器件的功能框图；

图3为示出存储在非易失性存储器中的配置数据的示图；

图4为根据示例性实施例2的电子器件的功能框图；以及

图5为示出存储在根据示例性实施例3的电子器件的非易失性存储器中的配置数据的示图。

具体实施方式

图1为示出根据本发明示例性实施例1的电子器件1的示意图。

电子器件1为PCI Express卡。用作可重编程逻辑元件的FPGA3、非易失性存储器4、控制器5以及端子6安装在基板2上以便通过印制布线(未示出)相互连接。附图标记7表示用于将电子器件1装载到计算机上的托架。尽管在基板2上另外安装有其他各种电子部件，但那些部件是公知的，因此这里不进行说明。在本示例性实施例中，假定电子器件1和可重编程逻辑元件分别为PCI Express卡和FPGA。注意到，为了说明的目的只示例出PCI Express卡和FPGA，而本发明不限于此。

非易失性存储器4用作存储用于FPGA 3的配置数据的配置数据存储器。可以使用诸如闪存等各种PROM和EEPROM中的任何一种作为非易失性存储器4。无需说明，非易失性存储器4可以为通常的ROM。

控制器5为当对电子器件1供电时配置FPGA 3的电子电路。后面将详细地说明在控制器5中执行的操作。

端子6为符合PCI Express标准的端子并且用于与计算机连接。在本示例性实施例中，示例性地示出了PCI Express x16卡。然而，本发明不限于此。可以使用诸如x1、x4或x8等具有任意通道数的卡。此外，本发明不限于PCI Express标准。端子6可符合诸如PCI标准、Card Bus标准或Express Card标准等应当在规定时间内完成配置的任何标准。

图2为电子器件1的功能框图。

由图2中的虚线包围的部分对应于控制器5。该部分包括：读取部分51，其从非易失性存储器4中依次读取配置数据；哑数据生成部分52，其生成哑数据；写入部分53，其将配置数据或哑数据写入FGPA 3；控制部分54；跳读判断部分55，其判断是否跳读配置数据；以及跳读信息存储器56，其存储待跳读的配置数据的位置。通过在控制器5内部运行的程序来虚拟地实现这些功能框，并且这些功能框不一定在物理上是可彼此分离的。注意到，可将程序预先存储在控制器5中，或者可以将程序记录在诸如磁记录介质(例如，磁带等)或光学记录介质(例如，光盘等)等任意信息记录介质上来提供该程序，或者可以将程序提供为计算机可读电信号。

图3为示出存储在非易失性存储器4中的配置数据的示图。

在本示例性实施例中，非易失性存储器4存储有第一配置数据41和第二配置数据42。第一配置数据41包括报头区域41a、识别逻辑区域41b、哑数据区域41c以及脚注区域41d。第二配置数据42包括报头区域42a、识别逻辑区域42b、功能逻辑区域42c以及脚注区域42d。

报头区域41a和42a分别为包含将配置数据写入FPGA 3所需要的数据的区域。识别逻辑区域41b和42b分别为包含这样的数据的区域：即，用于构建与电子器件1连接的装置(例如，本示例性实施例中的计算机)来识别电子器件1所需的逻辑的数据。当将包含在识别逻辑区域41b或42b中的数据写入FPGA 3时，电子器件1开始响应从所连接的装置供应的信号并且被所连接的装置正常识别。

哑数据区域41c为包含用于构建逻辑以使得包括该逻辑的FPGA 3不用于执行特定功能的数据的区域。在本示例性实施例中，将通过重复用于构建使FPGA 3不执行任何功能的逻辑(例如称作NOP(无操作)或空设计(null design))的数据而得到的数据用作这种数据。不言而喻，可将用于构建任何逻辑的数据用作哑数据。在任何情况下，由包含在哑数据区域41c中的数据构建的逻辑不用作发挥任何功能的逻辑。包含在哑数据区域41c中的数据可以通过重复具有诸如NOP等小尺寸的数据而得到的数据，或者可以是可由一些算法生成的数据。第一配置数据41中的哑数据区域41c的起始位置和结束位置预先存储在跳读信息存储器56中。

功能逻辑区域42c为包含用于构建使FPGA 3发挥特定功能的逻辑的数据的区域。当将包含在功能逻辑区域42c中的数据写入FPGA 3时，电子器件1发挥特定功能。

脚注区域41d和42d分别为包含结束将配置数据写入FPGA 3所需的数据的区域。脚注区域41d和42d分别包含诸如校验和或CRC(循环冗余校验)码等用于检查数据是否已正常写入FPGA 3的数据。

在本示例性实施例中，包含在报头区域41a和42a中的数据以及包含在识别逻辑区域41b和42b中的数据在第一配置数据41和第二配置数据42中通用。由于包含在哑数据区域41c中的数据不同于包含在功能逻辑区域42c中的数据，因此包含在脚注区域41d和42d中的数据彼此不相同。

接下来，将参考图2和图3说明在配置时执行的电子器件1的操作。

首先，当对电子器件1供电时，控制部分54控制读取部分51以使其从非易失性存储器4中依次读取第一配置数据41并且将所读取的数据发送到写入部分53。写入部分53将所接收到的数据写入FPGA 3。由此，将第一配置数据41从其开头依次写入FPGA 3。

另一方面，跳读判断部分55从跳读信息存储器56中读取跳读第一配置数据41的位置，即，哑数据区域41c在第一配置数据41中的位置，并且判断读取部分51将要读取的数据是否为待跳读的数据，即包含在哑数据区域41c中的数据。然后，跳读判断部分55将判断结果通知给控制部分54。

在跳读判断部分55仍旧判定不跳读第一配置数据41的期间，控制部分54允许读取部分51进行读取。结果，从非易失性存储器4中读取包含在报头区域41a中的数据和包含在识别逻辑区域41b中的数据并且将这些数据写入FPGA 3。

另一方面，如果跳读判断部分55判定将跳读第一配置数据41，则控制部分54停止读取部分51的读取，并且进行控制以将哑数据生成部分52所生成的哑数据发送到写入部分53。

哑数据生成部分52重复生成构成NOP的数据作为哑数据。从而，在跳读判断部分55仍旧判定将跳读第一配置数据41的期间，将构成NOP的数据重复写入FPGA 3。如此写入的数据变得与包含在哑数据区域41c中的数据相同。无需说明，如果包含在哑数据区域41c中的数据不是NOP，则哑数据生成部分52生成与包含在哑数据区域41c中的数据相同的数据。

如果跳读判断部分55再次判定不跳读第一配置数据41，则控制部分54控制读取部分51以使其读取来自非易失性存储器4的数据，即包含在脚注区域41d中的数据，并且将所读取的数据发送到写入部分53。

当以此方式将第一配置数据41写入FPGA 3时，FPGA 3检查是否已正常写入数据。如果检查结果显示已正常写入数据，则使电子器件1达到可由所连接的装置识别的状态。

从上述说明中可以理解，如果跳读判断部分55判定将跳读第一配置数据41，则控制器5将由控制器的哑数据生成部分52生成的哑数据写入FPGA 3。由于以比从非易失性存储器4中读取数据的速度更高的速度来执行控制器5的操作，因此与从非易失性存储器4中全部读取第一配置数据41并且写入该第一配置数据41的情况相比，可以更快速地完成第一配置数据41的写入。

此外，当完成第一配置数据41的写入时，控制部分54控制写入部分53以使其将第二配置数据42写入FPGA 3。在这种情况下，从非易失性存储器4中读取全部的第二配置数据42并且覆盖已写入FPGA 3的第一配置数据41而写入第二配置数据42。结果，覆盖包含在哑数据区域41c中的数据而写入包含在功能逻辑区域42c中的数据，因此电子器件1发挥特定功能。

尽管在上述说明中在将第二配置数据42写入FPGA 3时从非易失性存储器4中全部读取第二配置数据42，但可替代的是，可以部分地读取第二配置数据42。具体而言，可以仅从非易失性存储器4中读取第二配置数据42中的功能逻辑区域42c和脚注区域42d并且将这些数据写入FPGA 3。作为另一种选择，在FPGA 3不检查是否已正常写入数据的情况下，可以仅读取和写入功能逻辑区域42c。此外作为另一种选择，在仅将功能逻辑区域42c的一部分用于实现特定功能而不使用功能逻辑区域42c中例如由NOP占据的剩余部分的情况下，例如，可以仅读取和写入功能逻辑区域42c中的该一部分。在任何情况下，覆盖包含在第一配置数据41中的哑数据的至少一部分而写入第二配置数据42。

此外，读取部分51可设置有缓冲区。如果电子器件1包括缓冲区并且如果在将哑数据写入FPGA 3的同时从非易失性存储器4中读取数据，则可以更快速地完成第一配置数据41的写入。

图2示出了在控制器中设置跳读信息存储器56。然而，本发明不限于此。跳读信息存储器56可以设置在控制器5的外部。作为另一种选择，非易失性存储器4也可通过在其中一部分存储跳读信息而当作跳读信息存储器56。

现在将参考图4说明本发明的示例性实施例2。

图4为根据本发明示例性实施例2的电子器件1的功能框图。本示例性实施例与示例性实施例1的不同之处在于跳读判断部分55’，该跳读判断部分55’基于读取部分51所读取的数据而不利用跳读信息存储器来判断是否跳读第一配置数据41。示例性实施例2的其余部分与示例性实施例1相同。因此，相同的附图标记用于指代与示例性实施例1相同的元件，并且省略对这些元件的说明。

在本示例性实施例中，如附图标记57所示，由读取部分51依次读取的第一配置数据41也被发送到跳读判断部分55’。跳读判断部分55’基于读取部分51所读取的数据，即通过检测诸如NOP等特定数据来判断是否跳读第一配置数据41。具体而言，跳读判断部分55’判定不跳读第一配置数据41直到读取到NOP为止，一旦检测到NOP则判定跳读第一配置数据41。当待写入FPGA 3的数据的位置到达将写入脚注区域41d的位置时，检测将跳读的数据范围的结束位置。

由跳读判断部分55’检测的数据不限于NOP，而可以是其他的特定数据。

现在将参考图5说明本发明的示例性实施例3。

图5为示出存储在根据示例性实施例3的电子器件1的非易失性存储器4中的配置数据的示图。本示例性实施例与示例性实施例1的不同之处在于：非易失性存储器4不存储第一配置数据41，而是单独存储第二配置数据42。示例性实施例3的其余部分与示例性实施例1相同。因此，相同的附图标记用于指代与示例性实施例1相同的元件，并且省略对这些元件的说明。

在图5中，由附图标记43指示的数据是如果第一配置数据存在时应当为第一配置数据的脚注区域的数据。为了方便起见，这里将该数据称作替代数据43。本示例性实施例的第二配置数据42与示例性实施例1的第二配置数据42相同。

在配置时执行的本示例性实施例的电子器件1的操作如下：

再次参考图2，首先，当对电子器件1供电时，控制部分54控制读取部分51以使其从非易失性存储器4中依次读取第二配置数据42并且将所读取的数据发送到写入部分53。写入部分53将所接收到的数据写入FPGA 3。这样，将第二配置数据42从其开头依次写入FPGA 3。

同时，跳读判断部分55从跳读信息存储器56中读取跳读第二配置数据42的位置，即如果第一配置数据存在时将与第一配置数据的哑数据区域相对应的位置。然后，跳读判断部分55判断读取部分51将要读取的数据是否为待跳读的数据，并且将判断结果通知给控制部分54。

在跳读判断部分55仍旧判定不跳读第二配置数据42的期间，控制部分54允许读取部分51读取数据。结果，从非易失性存储器4中读取包含在报头区域42a中的数据和包含在识别逻辑区域42b中的数据并且将这些数据写入FPGA 3。

另一方面，当跳读判断部分55判定将跳读第二配置数据42时，控制部分54停止读取部分51的读取，并且控制读取部分51以使其将由哑数据生成部分52生成的哑数据发送到写入部分53。

具体而言，哑数据生成部分52在与第二配置数据42的功能逻辑区域42c相对应的位置处重复生成哑数据，并且发送所生成的数据。结果，将如果第一配置数据存在时构成包含在第一配置数据的哑数据区域中的哑数据的数据写入FPGA 3。

当跳读判断部分55再次判定不跳读第二配置数据42时，控制部分54控制读取部分51以使其读取替代数据43，并且将该替代数据43发送到写入部分53。

这样，将与示例性实施例1的第一配置数据41相同的数据写入FPGA 3。使得电子器件1达到可由与电子器件1连接的装置识别电子器件1的状态。此外，如同示例性实施例1中一样快速地完成与第一配置数据41相同的数据的写入。

此外，当完成与第一配置数据41相同的数据的写入时，控制部分54以与示例性实施例1中相同的方式控制写入部分53以使其将第二配置数据42写入FPGA 3。结果，电子器件1发挥特定功能。

从上述说明中可以理解，在本示例性实施例中，与示例性实施例1相比，存储在非易失性存储器4中的配置数据的量小。

在本示例性实施例中，由于替代数据43不同于包含在第二配置数据42的脚注区域42d中的数据，因此独立于第二配置数据42来准备替代数据43。然而，在FPGA 3不检查是否已正常写入数据的情况下，替代数据43可以与包含在第二配置数据42的脚注区域42d中的数据相同。因此，可将包含在脚注区域42d中的数据用作替代数据43，而不必单独准备替代数据43。

在所提及的本发明的示例性实施例4中，图像形成装置包括示例性实施例1至3中的任一个的电子器件1。这里，通过配置的方式向包括在电子器件1中的FPGA 3写入用于实现图像形成装置的至少一部分功能的逻辑电路。利用电子器件1实现的图像形成装置的功能例如为控制图像形成装置本身的操作的功能、作为通信接口的功能等。

在本示例性实施例中，电子器件1不总是PCI Express卡。此外，设置在电子器件1中的可重编程逻辑元件不限于FPGA 3。

此外，图像形成装置可以为打印机、复印机或多功能机。多功能机可以为具有用作复印机的功能、用作扫描仪的功能以及用作传真机的功能之中的至少两种或更多种功能的装置。