具有位线封锁控制的非易失存储器和用于改进的感测的方法

摘要

在感测多状态非易失存储器中的单元的组时，需要关于不同划界阈值电平的多个感测周期来解析全部可能的多个存储器状态。每个感测周期具有感测遍。其还可以包括预感测遍或子周期以识别其阈值电压低于当前正在有关地感测的划界阈值电平的单元。这些是高电流单元，可以把高电流单元关断以实现功率节省和减小的源极偏置误差。通过使得单元相关联的位线封锁到地来关断单元。然后重复感测遍将产生更精确的结果。提供电路和方法来选择性地启用或禁止位线封锁和预感测，以改进性能，同时保证感测操作不消耗多于最大电流水平。

说明书

技术领域

本发明总体涉及比如电可擦可编程只读存储器(EEPROM)和闪速EEPROM之类的非易失半导体存储器，且具体地涉及存储器和感测操作，其中对与相对高的传导电流存储器单元(memory cell)相关联的位线的封锁(lock out)施加控制。

背景技术

能够非易失地存储电荷，特别地具有封装为小形状因素卡的EEPROM和闪速EEPROM形式的固态存储器近来成为在各种移动和手持装置、特别是信息电器和消费电子产品中的存储优选。与同样是固态存储器的RAM(随机存取存储器)不同，闪速存储器是非易失的且即使在断电之后也保留其存储的数据。尽管成本较高，闪速存储器日益用于大容量存储应用。基于比如硬盘和软盘之类的旋转磁介质的传统大容量存储不适于移动和手持环境。这是因为盘驱动器趋向于体积大，易于发生机械故障和具有高等待时间和大功率需要。这些不受欢迎的属性使得基于盘的存储在大多数移动和便携式应用中是不实用的。另一方面，嵌入和具有可拆卸的卡的形式的闪速存储器因为其尺寸小、低电耗、高速和高可靠性特征，而理想地适于移动和手持环境。

EEPROM和电可编程只读存储器(EPROM)是可以擦除并将新数据写入或“编程”到它们的存储器单元中的非易失存储器。两者在场效应晶体管结构中都利用位于半导体衬底中的沟道区之上的、在源极和漏极区之间的浮置(不连接的)传导栅极。然后在浮置栅极之上提供控制栅极。晶体管的阈值电压特性受在浮置栅极上保留的电荷量控制。也就是说，对于在浮置栅极上电荷的给定水平，存在在晶体管“导通”以允许在其源极和漏极区之间的传导之前必须施加到控制栅极的相应电压(阈值)。

浮置栅极可以保持一定范围的电荷，因此可以被编程为阈值电压窗口(也被称为“导电窗口(conduction window)”)内的任意阈值电压电平。阈值电压窗口的大小由器件的最小和最大阈值电平定界，该最小和最大阈值电平又对应于可以编程到浮置栅极上的电荷的范围。阈值窗口通常依赖于存储器件的特性，工作条件和历史。窗口内每一不同的、可解析的(resolvable)阈值电压电平范围原则上可以用于指定单元的明确的存储器状态。当阈值电压被划分为两个不同区域时，每一存储器单元将能够存储一位数据。类似地，当阈值电压窗口被划分为不止两个不同区域时，每一存储器单元将能够存储多于一位的数据。

在常见的两状态EEPROM单元中，建立至少一个电流断点(breakpoint)水平，从而将导电窗口划分为两个区。当通过施加预定的固定电压读取单元时，通过与断点水平(或参考电流IREF)比较，将其源/漏电流解析为存储器状态。如果读取的电流高于断点水平的电流，则确定该单元处于一个逻辑状态(例如，“零”状态)。另一方面，如果电流小于断点水平的电流，则确定单元处于另一逻辑状态(例如，“一”状态)。这样，这种双状态单元存储一位数字信息。参考电流源——其可以是外部可编程的——通常作为存储器系统的一部分提供，以产生断点水平电流。

为了增加存储器容量，随着半导体技术的进步，以越来越高的密度制造闪速EEPROM器件。用于增加存储容量的另一方法是使得每一存储器单元存储多于两状态。

对于多状态或多电平EEPROM存储器单元，导电窗口被多于一个断点划分为多于两个区，使得每一单元能够存储多于一位数据。因此随着每一单元可以存储的状态数目的增加，给定EEPROM阵列可以存储的信息增加。在美国专利No.5,172,338中描述了具有多状态或多电平存储器单元的EEPROM或闪速EEPROM。

用作存储器单元的晶体管典型地由两个机制之一编程为“编程”状态。在“热电子注入”中，施加到漏极的高电压在衬底沟道区两端加速电子。同时施加到控制栅极的高电压将热电子通过薄栅极电介质拉到浮置栅极上。在“隧道注入(tunneling injection)”中，相对于衬底把高电压施加到控制栅极。以这种方式，将电子从衬底拉到居间的浮置栅极。

可以通过许多机制擦除存储器件。对于EPROM，通过利用紫外线辐射从浮置栅极除去电荷，存储器是体(bulk)可擦除的。对于EEPROM，通过相对于控制栅极施加高电压到衬底从而导致浮置栅极中的电子隧道效应地通过(tunnel through)薄的氧化物到衬底沟道区(即，Fowler-Nordheim隧道效应(tunneling))，存储器单元是电可擦除的。典型地，EEPROM是逐字节地可擦除的。对于闪速EEPROM，存储器是一次性或一次一个或多个块地电可擦除的，其中块可以由存储器的512字节或更多字节组成。

存储器件典型地包含可以在卡上安装的一个或多个存储器芯片。每一存储器芯片包括由比如解码器和擦除、写和读电路之类的外围电路支持的存储器单元的阵列。更复杂的存储器件利用执行智能和更高级存储器操作和接口的外部存储器控制器来操作。

存在许多现今正在使用的商业上成功的非易失固态存储器件。这些存储器件可以是闪速EEPROM或可以采用其他类型的非易失存储器单元。闪速存储器及其制造系统和方法的实例在美国专利No.5,070,032、5,095,344、5,315,541、5,343,063和5,661,053、5,313,421、和6,222,762中给出。特别地，具有NAND串结构的闪速存储器件在美国专利No.5,570,315、5,903,495、6,046,935中进行了描述。

非易失存储器件也由具有用于存储电荷的电介质(dielectric)层的存储器单元来制造。代替之前描述的导电浮置栅极元件，使用电介质层。这种利用电介质存储元件的存储器件已经由Eitan等，在“NROM：A Novel LocalizedTrapping，2-Bit Nonvolatile Memory Cell”，IEEE Electron Device Letters，vol.21，No.11，2000年11月，pp.543-545中进行了描述。ONO电介质层跨越源极和漏极扩散区之间的沟道延伸。一个数据位的电荷位于与漏极相邻的电介质层中，且另一数据位的电荷位于与源极相邻的电介质层中。例如，美国专利No.5,768,192和6,011,725公开了具有夹在两个二氧化硅层之间的束缚(trapping)电介质的非易失存储器单元。通过分开地读取电介质内空间上分开的电荷存储区的二元状态来实现多状态数据存储。

为了改进读取和编程性能，并行地读取或编程阵列中的多个电荷存储元件或存储器晶体管。因此，一起读取或编程存储器元件的“页”。在现有的存储器体系结构中，行典型地包含几个交织的页或其可以构成一个页面。将一起读取或编程一页的所有存储器元件。

编程存储器单元的页面典型地涉及一系列交替的编程/验证周期。每一编程周期使存储器单元的页面经历一个或多个编程电压脉冲。编程周期之后是验证周期，其中回读(read back)每一单元以确定其是否已经被正确地编程。已经验证的那些单元将被禁止由后续编程脉冲编程。编程/验证周期以渐增的编程电压电平继续，直到已经编程验证了该页面中的所有单元。

通过执行一个或多个感测周期来执行读取和验证操作两者，在感测周期中，相对于划界值确定页面的每一存储器单元的传导电流或阈值电压。总的来说，如果把存储器分为n个状态，则将有至少n-1个感测周期来解析所有可能的存储器状态。在许多实现中，每一感测周期也可以涉及两或多遍(pass)。例如，当存储器单元紧密塞挤(pack)时，在相邻的电荷存储元件之间的相互作用变得显著，因而某些感测技术涉及感测相邻的字线上的存储器单元以补偿由这些相互作用所引起的误差。因此，随着更多的存储器单元正在被高度集成到芯片中且越来越多的状态被塞挤到每一存储器单元中以增加容量，由于需要的重复数目(number of iterations)而大大地影响了读取和验证性能。

因此，存在对于大容量和高性能非易失存储器的普遍需要。具体地说，存在如下需要：使大容量非易失存储器具有改进的感测性能且最小化上述缺点。

发明内容

根据本发明的总体方面，当正在并行感测存储器单元的页面时，位线封锁——其是把位线接地，以关闭超过预定电流水平的存储器单元——的情况被减少到最少。以这种方式，在电流消耗的给定预算可以允许的最大限度内，尽可能多地跳过用于识别和关闭高电流单元的附加感测子周期，且在感测控制栅极电压的选择性数目的感测将导致检测为对应于ON(导通)单元的位线关闭，而在其他控制栅极电压的感测将不导致任意这种位线关闭操作。通过应用该技术，通过减少感测子周期的数目以及减少由于当关闭位线时的位线-位线耦接产生的噪声来改进感测操作的性能。在此处上下文中，位线-位线耦接是指在相邻的全局位线之间存在的电容性耦合。

在优选实施例中，通过能够将位线拉到地的下拉电路实现位线封锁。下拉电路包括在各位线和地之间串联的两个传输门(pass gate)。两个传输门形成与(AND)门，其中一个传输门由下拉启用或禁止控制信号控制，而另一传输门由相关单元是被感测出具有高于还是低于基准电流的电流来控制。当禁止下拉电路时，位线将不接地，而无论感测结果如何。当启用下拉电路时，当感测结果是来自高电流存储器单元时位线将被拉到地。

在关于多个状态中的每一个涉及对存储器单元页面的多遍感测的感测多状态存储器的一个实现中，仅在预定感测遍(pass)才实现与被识别具有高于预定电流水平的存储器单元相关联的位线的封锁的步骤。以这种方式，获得了位线封锁减少总电流和源极偏置误差的优点，同时减轻了其由于更多子周期和供所生成的噪声平息(subside)的更长等待时间导致的更长感测时间的负面效果。为保证在页面之中高电流状态的均匀分布，优选地编码页面以使得在所有可能的存储器状态之中以相对平均的分布来存储数据。在优选实施例中，所编码的数据表现为伪随机的。

根据本发明的另一方面，位线封锁的减少与不超过预定最大电流的存储器单元的页面中流动的总电流相称(commensurate)。以这种方式，最小化位线封锁，但是当总电流——其是数据依赖性的——即将超过预定电流水平时调用位线封锁。

在关于多个状态的每一个涉及对存储器单元的页面的多遍感测的多状态存储器的一个实现中，仅当存储器单元的页面中流动的总电流即将超过预定最大电流时，才在感测遍(pass)实现与被识别为高于预定电流水平的存储器单元相关联的位线的封锁的步骤。

在一个实施例中，提供电流监视器以监控存储器单元的页面中流动的总电流。

在另一实施例中，与高度导电单元对应的位线的数目被累计，且该信息用于估计存储器单元的页面中流动的总电流。

本发明的附加特征和优点将由其优选实施例的下面描述得到理解，结合附图进行该描述。

附图说明

图1示意地图示其中可以实现本发明的非易失存储器芯片的功能块。

图2示意地图示非易失存储器单元。

图3图示对于浮置栅极可以在任一时刻可以选择性地存储的四个不同的电荷Q1-Q4，在源极-漏极电流ID和控制栅极电压VCG之间的关系。

图4图示存储器单元的NOR阵列的实例。

图5A示意地图示组织成NAND串的存储器单元的串。

图5B图示由比如图5A所示的NAND串构成的存储器单元的NAND阵列的实例。

图6图示通过一系列交替的编程/验证周期将存储器单元的页面编程为目标存储器状态的典型技术。

图7(1)图示实例的4状态存储器阵列的阈值电压分布，4状态存储器阵列具有擦除状态作为基本状态(ground state)“Gr”且渐进地更多编程的存储器状态“A”、“B”和“C”。

图7(2)图示表示图7(1)所示的四个可能的存储器状态的优选的2位LM编码。

图8(1)图示实例的8态存储器阵列的阈值电压分布。

图8(2)图示表示图8(1)所示的八个可能的存储器状态的优选的3位LM编码。

图9图示如图1所示的读/写电路，包括跨越存储器单元的阵列的感测模块的排(bank)。

图10更详细地示意地图示适于实践本发明的图9所示的感测模块。

图11A更详细地图示图10所示的预充电/箝位电路。

图11B更详细地图示图10所示的单元电流鉴别器电路。

图12A图示由于在具有对地的有限阻抗的源极线中的电流流动而引起的源极电压误差的问题。

图12B图示由源极线电压降所引起的存储器单元的阈值电压电平的误差。

图13(A)-13(J)是用于具有位线封锁的2-遍感测的时序图。

图14示意地图示对图8所示的8态存储器应用现有的两遍感测方案的实例。

图15图示三个相邻的位线和它们之间的电容性耦合效果。

图16(A)-16(J)是控制并入了选择性位线封锁的感测模块的操作的信号的时序图。

图17A图示用于在多状态感测操作的多遍之中选择性地启用(enabling)位线封锁(lockout)的一个示例性调度。

图17B图示用于在多状态感测操作的多遍之中选择性地启用位线封锁的另一示例性调度。

图17C图示存储伪随机化数据的存储器单元的页面。

图18图示响应于存储器系统的所监控的电流的位线封锁操作。

图19图示其中通过已经封锁的位线的数目估计存储器单元的页面中流动的总电流的另一实施例。

图20图示用于响应于超过系统电流限制而在多状态感测操作的多遍之中选择性地启用位线封锁的一个示例性结果。

图21是图示根据本发明优选实施例的在感测期间的位线封锁控制的流程图。

图22图示单通路感测的替换实施例，其中在没有任何预感测(pre-sensing)的情况下执行实际感测以封锁高电流单元。

图23是图示根据图22所示的替换实施例、在感测期间的位线封锁控制的流程图。

图24图示单通路感测的又一实施例，其中执行实际感测而没有对高电流单元的任何封锁。

具体实施方式

存储器系统

图1到图9图示其中可以实现本发明的各个方面的示例性存储器系统。

图10到图21图示本发明的各个方面和实施例。

图1示意地图示其中可以实现本发明的非易失存储器芯片的功能块。存储器芯片100包括存储器单元200的二维阵列、控制电路210、和比如解码器、读/写电路和多路复用器之类的外围电路。

存储器阵列200可经由行解码器230(分成230A、230B)由字线和经由列解码器260(分成260A、260B)由位线寻址(也参见图4和图5)。读/写电路270(分成270A、270B)允许并行读取或编程存储器单元的页面。数据I/O总线231与读/写电路270耦接。

在优选实施例中，页面由共享相同字线的存储器单元的邻接的行构成。在另一实施例中，其中存储器单元的行被划分到多个页面，提供块多路复用器250(分成250A和250B)以多路复用读/写电路270到各个(individual)页面。例如，将分别由存储器单元的奇数和偶数列形成的两个页面多路复用到读/写电路。

图1图示一优选布置，其中在阵列的相对侧上以对称方式实现通过各种外围电路对存储器阵列200的访问，以使得每侧上的电路和访问线的密度减半。因此，行解码器被分成行解码器230A和230B，且列解码器被分成列解码器260A和260B。在其中存储器单元的行被划分到多个页面的实施例中，页面多路复用器250被分成页面多路复用器250A和250B。类似地，读/写电路270被分成从阵列200的底部连接到位线的读/写电路270A和从阵列200的顶部连接到位线的读/写电路270B。以这种方式，实质上读/写模块的密度，且因而感测模块380的密度，被减半。

控制电路110是与读/写电路270协作以关于存储器阵列200执行存储器操作的芯片上控制器。控制电路110典型地包括状态机112及其他电路，比如芯片上地址解码器和功率控制模块(没有明确地示出)。状态机112提供存储器操作的芯片级控制。控制电路经由外部存储器控制器与主机通信。

存储器阵列200典型地被组织为以行和列布置的存储器单元的二维阵列，且可由字线和位线寻址。可以根据NOR类型或NAND类型体系结构形成阵列。

图2示意地图示非易失存储器单元。存储器单元10可以由具有比如浮置栅极或电介质层之类的电荷存储器单元20的场效应晶体管实现。存储器单元10还包括源极14、漏极16和控制栅极30。

存在许多现今正在使用的商业上成功的非易失固态存储器件。这些存储器件可以采用不同类型的存储器单元，每一类型具有一个或多个电荷存储元件。

典型的非易失存储器单元包括EEPROM和闪速EEPROM。在美国专利No.5,595,924中给出了EEPROM单元及其制造方法的实例。闪速EEPROM单元、它们在存储器系统中的使用及其制造方法的实例在美国专利No.5,070,032、5,095,344、5,315,541、5,343,063、5,661,053、5,313,421、和6,222,762中给出。特别地，具有NAND单元结构的存储器件的实例在美国专利No.5,570,315、5,903,495、6,046,935中进行了描述。此外，利用电介质存储元件的存储器件的实例已经由Eitan等，在“NROM：ANovel Localized Trapping，2-Bit Nonvolatile Memory Cell”，IEEE Electron Device Letters，vol.21，No.11，2000年11月，pp.543-545中，并在美国专利No.5,768,192和6,011,725中进行了描述。

实践中，通常通过当将基准电压施加到控制栅极时感测在跨越单元的源极和漏极的传导电流来读取单元的存储器状态。因此，对于单元的浮置栅极上的每一给定电荷，可以检测到关于固定的基准控制栅极电压的相应的传导电流。类似地，可编程到浮置栅极上的电荷的范围定义了相应的阈值电压窗口或相应的传导电流窗口。

替代地，代替检测所划分的电流窗口之中的传导电流，可以在控制栅极设置用于在测试中的给定存储器状态的阈值电压，并检测传导电流是低于还是高于阈值电流。在一个实现中，相对于阈值电流的传导电流的检测是通过检查传导电流通过位线的电容放电(discharging)的速率来实现的。

图3图示对于浮置栅极可以在任一时刻选择性地存储的四不同电荷Q1-Q4，在源极-漏极电流ID和控制栅极电压VCG之间的关系。四个固态ID对VCG曲线表示可以在存储器单元的浮置栅极上编程的四个可能的电荷水平，其分别对应于四个可能的存储器状态。作为实例，单元的总数(population)的阈值电压窗口可以在从0.5V到3.5V的范围变化。可以通过以大约每个0.4V的间隔将阈值窗口划分为八个区来划界分别表示一个擦除和七个编程态的七个可能的存储器状态“0”、“1”、“2”、“3”、“4”、“5”、“6”和“7”。例如，如果如图所示使用0.05uA的基准电流IREF，那么以Q1编程的单元可以被视为处于存储器状态“1”，因为其曲线在由VCG＝0.43V和0.88V划界的阈值窗口的区域中与I_REF交叉。类似地，Q4处于存储器状态“5”。

如可以从上述看到的，使得存储器单元存储的状态越多，其阈值窗口划分得越精细。例如，存储器件可以具有含有范围从-1.5V到5V的阈值窗口的存储器单元。这提供6.5V的最大宽度。如果该存储器单元要存储16个状态，则每个状态可以占据该阈值窗口中的350mV到450mV。这将要求编程和读取操作中的更高精度，以能够实现所要求的分辨率。

图4图示存储器单元的NOR阵列的实例。在存储器阵列200中，每行的存储器单元通过它们的源极14和漏极16以菊花链(daisy-chain)方式连接。该设计有时被称为虚拟地(virtual ground)设计。行中的单元10将它们的控制栅极30连接到字线，比如字线42。列中的单元将它们的源极和漏极分别连接到所选的位线，比如位线34和36。

图5A示意地图示组织成NAND串的存储器单元的串。NAND串50包括通过它们的源极和漏极菊花链式连接的一系列存储器晶体管M1，M2，...，Mn(例如，n＝4、8、16或更高)。一对选择晶体管S1、S2控制存储晶体管链分别经由NAND串的源极端子54和漏极端子56到外部的连接。在存储器阵列中，当源极选择晶体管S1导通时，源极端子耦接到源极线(参见图5B)。类似地，当漏极选择晶体管S2导通时，NAND串的漏极端子耦接到存储器阵列的位线。链中的每一存储器晶体管10用作存储器单元。其具有电荷存储元件20用于存储给定量的电荷以便代表想要的存储器状态。每一存储器晶体管的控制栅极30允许对读和写操作的控制。如在图5B中看到的，NAND串的行的相应的存储器晶体管的控制栅极30全部连接到相同字线。类似地，每一选择晶体管S1、S2的控制栅极32提供分别经由其源极端子54和漏极端子56对NAND串的控制访问。同样地，NAND串的行的相应的选择晶体管的控制栅极32全部连接到相同选择线。

当在编程期间读取或验证NAND串内所寻址的存储器晶体管10时，向其控制栅极30提供适当的电压。同时，NAND串50中的其余的未寻址的存储器晶体管由在它们的控制栅极上足够电压的施加而完全导通。以这种方式，从各个存储器晶体管的源极到NAND串的源极端子54，且同样地对于各个存储器晶体管的漏极到单元的漏极端子56，有效地创建了导电路径。在美国专利No.5,570,315、5,903,495、6,046,935中描述了具有这种NAND串结构的存储器件。

图5B图示由比如图5A所示的NAND串50构成的存储器单元的NAND阵列200的实例。沿着NAND串的每一列，比如位线36的位线耦接到每一NAND串的漏极端子56。沿着NAND串的每一组(bank)，比如源极线34的源极线耦接到每一NAND串的源极端子54。并且沿着在NAND串的组中的存储器单元的行的控制栅极连接到比如字线42的字线。沿着在NAND串的组中的选择晶体管的行的控制栅极连接到比如选择线44的选择线。可以由NAND串的组的字线和选择线上的适当电压来寻址在NAND串的组中的存储器单元的整个行。当正在读取NAND串内的存储器晶体管时，在该串中的其余存储器晶体管经由它们的相关联的字线硬导通(turned on hard)，以使得流过该串的电流实质上取决于在正在读取的单元中存储的电荷的水平。

编程和验证

图6图示通过一系列交替的编程/验证周期将存储器单元的页面编程为目标存储器状态的典型技术。将编程电压V_PGM经由耦接的字线施加到存储器单元的控制栅极。V_PGM是具有从初始电压电平V_PGM0开始的阶梯波形形式的一系列编程电压脉冲。编程中的单元经历该系列编程电压脉冲，其中每次尝试添加递增的电荷到浮置栅极。在编程脉冲之间，回读或验证单元以确定其相对于断点水平的源极-漏极电流。回读处理可以涉及一个或多个感测操作。当验证达到了目标状态时单元的编程停止。使用的编程脉冲串可具有递增的时段(period)或幅度以对抗(counteract)编程到存储器单元的电荷存储器单元中的累积的电子。编程电路通常将一系列编程脉冲施加到所选的字线。以这种方式，可以一起编程其控制栅极耦接到该字线的存储器单元的页面。无论何时页面的存储器单元已经被编程到其目标状态，其被禁止编程，而其它单元继续经历编程直到已经编程验证(program-verify)了页面的所有单元。

存储器状态划分的实例

图7(1)图示实例的具有擦除状态作为基本状态“Gr”且渐进地更多的编程存储器状态“A”、“B”和“C”的4状态存储器阵列的阈值电压分布。在读取期间，由三个划界断点，D_A-D_C来划界四个状态。

图7(2)图示表示图7(1)所示的四个可能的存储器状态的优选的2位LM编码。每一存储器状态(就是说，“Gr”、“A”、“B”和“C”)由一对“高，低”代码位表示，即分别为“11”、“01”、“00”和“10”。“LM”代码已经在美国专利No.6,657,891中公开了，且其通过避免要求电荷的大的改变的编程操作，在减少在相邻的浮置栅极之间的场效应耦合方面是有利的。设计编码以使得可以分开地编程和读取2个代码位，“低”和“高”位。当编程低位时，单元的阈值电平或者保持在“擦除”区中或移动到阈值窗口的“低中(lower middle)”区。当编程高位时，在这两个区中任一个的单元的阈值电平进一步前进到阈值窗口的“低中间(lower intermediate)”区中的略高电平。

图8(1)图示实例的8态存储器阵列的阈值电压分布。每一存储器单元的可能的阈值电压跨越阈值窗口，该阈值窗口被划分为八个区，以划界(demarcate)八个可能的存储器状态，“Gr”、“A”、“B”、“C”、“D”、“E”、“F”和“G”。“Gr”是作为在收紧的(tightened)分布内的擦除状态的基本状态，且“A”-“G”是七个渐进地编程状态。在读取期间，由七个划界断点，D_A-D_Q来划界八个状态。

图8(2)图示表示如图8(1)所示的八个可能的存储器状态的优选的3位LM编码。八个存储器状态中的每一个由“高、中、低”位的三元组表示，即分别为“111”、“011”、“001”、“101”、“100”、“000”、“010”和“110”。设计编码以使得可以分开地编程和读取3个代码位，即“低”、“中”和“高”位。因此，第一轮、低页面编程如果低位是“1”则将单元保持在“擦除”或“Gr”状态，或如果低位是“0”则将单元编程到“低中间”状态。基本上，“Gr”或“基”态是通过使得将深擦除状态编程到阈值的窄范围内而具有收紧的分布的“擦除”状态。“低中间”状态可具有横跨在存储器状态“B”和“D”之间的阈值电压的宽的分布。在编程期间，“低中间”状态可以相对于比如D_B之类粗糙的(coarse)断点阈值电平来进行验证。当编程中位时，单元的阈值电平将从低页面编程产生的两个区域之一开始，并移动到四个可能的区域之一。当编程高位时，单元的阈值电平将从中页面编程产生的四个可能的区域之一开始，并移动到八个可能的存储器状态之一。

感测电路和技术

图9图示图1所示的读/写电路，包括跨越存储器单元的阵列的p感测模块的排(bank)。并行操作的p个感测模块480的整个排允许沿着一行的p个单元10的块(或页面)被并行读取或编程。实质上，感测模块1将感测单元1中的电流I₁，感测模块2将感测单元2中的电流I₂，...，感测模块p将感测单元p中的电流I_P，等等。从源极线34流出到集合节点CLSRC中并从其流到地的页面的总单元电流i_TOT将是p个单元中所有电流的总和。在传统的存储器体系结构中，具有公共字线的存储器单元的行形成两个或多个页面，其中并行读取和编程一页中的存储器单元。在具有两个页面的行的情况下，由偶数位线访问一个页面且由奇数位线访问另一页面。感测电路的页面在任一时刻或者耦接到偶数位线或耦接到奇数位线。

在基于56nm技术当前生产的芯片中，p＞64000，且在43nm 32gbit×4芯片中p＞150000。在优选实施例中，块是整行单元的布局(run)。这是所谓的“全位线(all bit-line)”体系结构，其中页面由分别耦接到邻接的(contiguous)位线的邻接的存储器单元的行构成。在另一实施例中，块是行中单元的子集。例如，该单元的子集可以是整行的一半或整行的四分之一。该单元的子集可以是邻接的单元或每隔一个单元、或每预定数目的一个单元的流动。每一感测模块经由位线耦接到存储器单元，并包括用于感测存储器单元的传导电流的感测放大器。总的来说，如果读/写电路分布在存储器阵列的相对侧上，则p个感测模块的排将分布在两组读/写电路270A和270B之间。已经在美国专利公布No.2005-0169082-A1，日期2005年8月4日，Cernea等的标题为“IMPROVED MEMORY SENSING CIRCUIT AND METHOD FOR LOWVOLTAGE OPERATION”中公开了优选的感测模块。美国专利公布No.2005-0169082的整个公开被通过引用并入这里。

图10更详细地示意地图示适于实践本发明的图9所示的感测模块。感测模块480经由耦接的位线36感测NAND链50中存储器单元的传导电流。其具有感测节点481，该感测节点481可以选择性地耦接到位线、感测放大器600和读出总线499。最初，隔离晶体管482在由信号BLS启用时连接位线36到感测节点481。感测放大器600感测该感测节点481。感测放大器包括预充电/箝位电路640、单元电流鉴别器650和锁存器660。感测模块480启用要感测的NAND链中的所选存储器单元的传导电流。

在优选实施例中，提供下拉电路550，用于选择性地将位线36拉到地。当信号INV和另一信号GRS都为高(HIGH)时激活下拉电路550。来自状态机110(参见图1)的控制的信号GRS是作为来自页面控制器498的控制与时序信号的一部分提供的。如将在之后更详细地描述的，信号GRS可以被认为是来自状态机的控制信号，用于启用(GRS＝高)或禁止(GRS＝低(LOW))下拉电路550，以分别启用或禁止高电流位线的封锁(lock out)。当感测指示高电流状态时，INV将为高且如果启用le下拉电路，则其将下拉位线。

在感测之前，必须在一个或多个预充电操作中经由适当的字线和位线设置到所选的存储器单元的电极的电压。例如，如图10所示，可以选择沿着与NAND链50交叉的字线WL1的存储器单元的页面用于感测。预充电操作以未选择的字线WL0，WL2-WL31正被充电到电压Vread且所选的字线WL1正被充电到对于在考虑中的给定存储器状态的预定阈值电压V_T(i)而开始。然后位线预充电电路640将位线36带到适于感测的预定漏极电压。这将导致源极-漏极传导电流在NAND链50中所选的存储器单元中流动，该传导电流经由耦接的位线36从NAND链的沟道被检测出来。当在存储器单元的源极和漏极之间存在额定(nominal)电压差时，传导电流是编程到所选的存储器单元中的电荷和施加的V_T(i)的函数。

图11A更详细地图示图10所示的预充电/箝位电路。该电路具有电压箝位620′组件和预充电电路640′组件。电压箝位620′由晶体管612实现，晶体管612由在其栅极处的模拟信号BLX控制。BLX是这样的，其保证节点SEN2481(参见图10)上的足够的电压，以便位线电压箝位610可以适当地起作用。

当V_T(i)电压稳定时，可以经由由信号XXL选通(gate)的晶体管630，经由耦接的位线36感测所选的存储器单元的传导电流或所编程的阈值电压。单元电流鉴别器650用作电流水平的鉴别器或比较器。其耦接到感测节点以感测存储器单元中的传导电流。

图11B更详细地图示图10所示的单元电流鉴别器电路。单元电流鉴别器650′包括电容器652和p沟道晶体管656。单元电流鉴别器实质上通过存储器存储器单元的传导电流充电或放电电容器652的速率来测量该传导电流。这通过感测在节点631处的信号SEN来实现。信号SEN控制p晶体管656的栅极。在感测之前，SEN由预充电电路640′预充电到Vdd(高)。还参考图10，该预充电通过导通耦合晶体管632的信号HHL以使得节点SEN 651在节点647耦接到预充电电路来启用。这将初始地设置电容器652两端的电压为零。然后通过根据单元的传导电流放电电容器的速率来测量单元的传导电流，从而完成感测。

在感测期间，位线中的存储器存储器单元的传导电流将放电(discharge)电容器652。节点SEN中的电压然后将以取决于传导电流的速率从Vdd降低。在预定放电时段——该时段对应于基准电流——之后，SEN将下降到可能或可能不导通测量p晶体管656的某些值。如果其下降到足够低以导通p晶体管656，这将意味着传导电流高于基准电流。当施用(assert)信号STB时，这还造成INV信号被拉高。另一方面，如果在感测时段的结束晶体管656没有导通，则传导电流低于基准电流且信号INV将为低(LOW)。还参考图10，感测周期的结束通过把位线从SEN节点断开(decouple)来标记，其中XXL截止耦合晶体管630。然后通过选通信号STB将感测结果锁存在锁存器650中。

单元电流鉴别器650有效地确定单元的传导电流高于还是低于给定的划界电流值。给定的划界电流值对应于预定放电时间。如果感测的电流高于划界电流值，则锁存器660被设置为其中信号INV＝1(高)的预定状态。这还意味着讨论中的存储器单元具有比在控制栅极处施加的V_T(i)小的阈值。

总的来说，将存在正由相应数目的多遍(multi-pass)感测模块480操作的存储器单元的页面。页面控制器498提供控制和时序信号给每一感测模块。页面控制器498通过预定遍数(j＝1到N)循环每一多遍感测模块480，且还针对每一遍(pass)提供预定划界电流值I₀(j)。如本领域公知的，划界电流值还可以被实现为供感测的划界阈值电压，或时间段。在最后一遍之后，页面控制器498以信号NCO启用传输门488，以读取感测节点481状态，作为到读出总线499的感测数据。总的，将从所有多遍模块480读出感测数据的页面。

在感测期间高电流存储器单元的问题

如在之前描述的，为了增加读取性能，并行感测一页存储器单元，且页面越大，性能越高。但是，如从图9中很明显的，并行操作大量单元也将消耗大量电流。

许多问题因以大量电流操作而产生。通常，总是希望使得装置消耗更少的功率。特别是，不得不容纳高电流的组件将很可能体积更大，且占据宝贵的芯片空间。通常，存储器件是针对最坏情况的电流来设计的，虽然大多数时间操作少得多的电流。这是因为电流取决于编程到单元中的数据，其中较少编程的单元具有较高的传导电流。

另一问题与由在源极线和芯片的接地焊垫(gound pad)之间的有限的阻抗引入的误差有关。感测存储器单元的一个潜在的问题是由在有限的阻抗两端的源极负载所引起的源极线偏置。当并行感测大量存储器单元时，它们的组合电流可能导致具有有限阻抗的接地回路(ground loop)中显著的电压降。这导致源极线偏置，源极线偏置引起采用阈值电压感测的读操作中的误差。

图12A图示由于在具有对地的有限阻抗的源极线中的电流流动而引起的源极电压误差的问题。读/写电路270A和270B同时对存储器单元的页面操作。读/写电路中的每一感测模块480经由位线36耦接到相应的单元。例如，感测模块480感测存储器单元10的传导电流i₁(源极-漏极电流)。传导电流从感测模块通过位线36流入存储器单元10的漏极，并从源极14流出，之后经过源极线34到地。在集成电路芯片中，存储器阵列中单元的源极全部系(tie)在一起，作为连接到存储器芯片的某些外接地焊垫(例如，Vss焊垫)的源极线34的多个分支。即使当使用金属箍(metal strapping)来减少源极线的阻抗时，在存储器单元的源极电极和接地焊垫之间仍保持有限阻抗R。典型地，接地回路电阻R是大约50欧姆。

对于正在并行感测的存储器的整个页面，流过源极线34的总电流是所有传导电流的总和，即，i_TOT＝i₁+i₂+...，+i_P。通常每一存储器单元具有依赖于编程到其电荷存储元件中的电荷量的传导电流。对于存储器单元的给定控制栅极电压，少的电荷将产生相当(comparatively)高的传导电流(参见图3)。当在存储器单元的源极电极和接地焊垫之间存在有限电阻时，在该阻抗两端的电压降由V_drop＝i_TOTR给出。

例如，如果24000个位线同时放电，每个具有0.25μA的电流，那么源极线电压降将等于24000线×0.25μA/线×50ohms～0.3伏。假定体效应(body effect)是源极电压中的0.3V上升产生阈值电压的0.45V的上升，则当感测存储器单元的阈值电压时，该源极线偏置将导致0.45伏的感测误差。

图12B图示由源极线电压降所引起存储器单元的阈值电压电平中的误差。提供给存储器单元10的控制栅极30的阈值电压V_T是相对于地(GND)的。但是，由存储器单元看到的有效V_T是在其控制栅极30和源极14之间的电压差。在所提供的V_T和有效V_T之间存在大约1.5×V_drop的差值(忽略从源极14到源极线的电压降的较小贡献)。当感测存储器单元的阈值电压时，该V_drop或源极线偏置将导致例如0.45伏的感测误差。该偏置不易去除，因为其是数据依赖性的，即，依赖于页面的存储器单元的存储器状态。

使用位线封锁的源极负载和功率节省技术

功率节省技术已经在于2005年3月16日等提交的Li等的标题为“NONVOLATILE MEMORY AND METHOD WITH POWER-SAVING READAND PROGRAM-VERIFY OPERATIONS”的美国专利申请No.11/083,514中进行了公开，将该公开通过引用合并于此。具体地说，读取或编程-验证操作包括与一个或多个划界阈值电压对应的一个或多个感测周期，以确定每一存储器单元处于多个可能的存储器状态中的哪一个。

每一感测周期用于相对于划界阈值电压的感测，且并行地在存储器单元的页面上操作。感测周期典型地包括多于一遍或子周期，以解析页面中所有单元的存储器状态。在一个方面中，第一遍或子周期尽可能多地感测和识别页面之中的具有最高传导电流的那些存储器单元。这将最小化由于这些高电流单元的存在而在后续子周期期间感测中的任何误差。因为已经读取了这些单元，所以断开(turn off)它们的传导电流以节省功率。这些单元通过使其相关联的位线接地从而在每一单元的源极和漏极两端实质上没有电位差来断开单元。在后续遍或子周期中，将并行地再次感测页面的剩余存储器单元，其中来自高电流单元的干扰减少。

因此，相对于用于区分两个相邻的存储器状态的每一划界阈值电压，执行至少两遍感测(two sensing pass)。第一遍或子周期将识别具有在划界电平以下的阈值电压的高电流单元。第二遍或子周期将通过将高电流单元的位线封锁到地电位而在使得高电流单元断开之后重复感测。

图10还示出用于位线36的下拉电路550，当信号INV和另一信号GRS两者为高时激活该下拉电路550。下拉电路550优选地由与第二n晶体管552串联的第一n晶体管550构成。信号INV和GRS当两者都为高时将分别导通晶体管550和552。这将下拉感测节点481以及所连接的位线36到地电压。这将禁止存储器单元10中的传导电流电流，而无论控制栅极电压如何，这是因为在存储器单元10的源极和漏极之间无电压差。有效地，信号GRS可以被认为是由状态机提供的用于启用(GRS＝高)或禁止(GRS＝低)位线封锁的控制信号。

图13(A)-13(J)是用于具有位线封锁的2遍感测的时序图。将理解总的来说将存在用于确定页面中的每一单元是否具有低于或高于用于在两个存储器状态之间划界的划界阈值电平的阈值电压的感测周期。对于每一感测周期，将存在关于由存储器支持的每一基准阈值电压的2遍感测。

具体地说，图13(A)-13(J)是用于控制图10所示的感测模块480的操作的信号的时序图。总的方案是相对于给定基准阈值电平或基准传导电流并行地感测存储器单元的页面。如在之前描述的，相对于划界阈值电平的存储器单元中阈值电压的感测可以通过确定相对于基准电流的单元中的传导电流来实现。具有低于划界阈值电平的阈值电压的单元将具有高于基准电流的其传导电流。因此，如果感测周期以升序推进下一划界阈值电平，那么每一感测周期将区分具有低于基准传导电流的传导电流的单元。

美国专利号7,196,931公开了通过2遍感测周期(cycle)减少源极偏置误差的方法。2遍感测周期具有识别具有实质上高于基准电流的传导电流的那些单元的第一遍。在识别和断开这些单元之后，在第二遍中执行实质上相对于基准电流的感测，而没有高电流单元的干扰。

因此相对于基准阈值电压的每一感测包括至少两个子周期，分别示为阶段(1)-(4)和阶段(5)-(9)，其中每一子周期是在并行感测存储器单元的页面的一遍。每一感测子周期在可以进行感测之前要求将字线和位线设置为适当的电压的设置。这由预充电操作完成。

用于第一子周期的预充电操作在阶段(1)-(2)之间，且用于第二子周期的预充电操作在阶段(5)-(6)之间。

图13(A)示出所选字线的预充电的时序。如果感测是相对于划界阈值电压电平VT1的，则字线开始到该电压电平的预充电。依赖于相对于字线的RC延迟的字线的RC延迟，字线预充电可能比位线′的预充电开始得早。

在存储器单元耦接到或没有耦接到位线的情况下，可以进行位线的预充电。如在之前描述的，在一个实施例中，初始把单元从位线断开(decouple)，以使得它们的漏极电流不对抗位线的拉起。这通过在信号BLS为HIGH(图13(E))的情况下把预充电电路经由隔离晶体管482连接到位线和在SGS为LOW(图13(F))的情况下把NAND链与源极切断来实现。通过导通信号HHL到高(图13(B))来耦接预充电/箝位电路640(参见图10)。以这种方式，位线将开始被拉起(例如，图13(H1)和13(I1))。当位线已经被拉升接近它们的目标值时，将开始位线预充电的阶段(2)。在阶段(2)中，预充电继续，但是把单元耦接到位线以允许位线电压在感测的条件下被稳定化。在第一遍子周期期间的总的预充电时段由预充电时段700表示。

该把位线初始从单元断开的实施例仅在下述情况下是优选的：在允许耦接之后，其未招致用于位线电压稳定化的长的等待时段。换句话说，如果等待时段比其中在位线预充电操作的开始时即把位线耦接到单元的情况的安定时间(settling time)短，该实施例是优选的。否则，其中不执行阶段(1)且简单地以其中对抗(against)各单元的传导电流预充电的各位线的阶段(2)开始位线预充电的另一实施例将更为优选。

在阶段(3)中进行感测。如在之前描述的，在第一感测子周期中，识别高电流单元。因此，感测是相对于下述基准阈值的，该基准阈值可以处于距离要用于下一感测子周期中的基准阈值的某余量(margin)处。换句话说，第一子周期可以使用在下一子周期的划界电流以上的某余量处的划界电流。在一个实施例中，这通过缩短位于感测模块480(参见图10)的单元电流鉴别器650(参见图11B)中的缩短电容器652的放电时间来实现。信号HHL控制把预充电电路耦接或去耦接(decouple)到SEN节点，且因此耦接或去耦接到单元电流鉴别器650的晶体管632(参见图10)。另一方面，信号XXL控制晶体管630，晶体管630把位线耦接到SEN节点或从SEN节点去耦接。在阶段(3)的开始时，信号HHL变为低(图13(B))，由此终止预充电，并且单元的传导电流将放电电容器652。由在阶段(3)的结尾变为低的XXL来控制放电时间的结束，由此通过把位线从SEN节点去耦接来切断电流。从图11B所示的单元电流鉴别器650可以看出，要鉴别的划界电流水平是与放电时间相关的，较长的放电时间产生较小的划界电流水平。

在阶段(4)中，然后相对于p晶体管656的阈值电压比较所放电的电容器的电压(参见图11B)，且由选通(strobe)信号STB锁存该结果。然后通过缩短阶段(3)中的感测周期来完成如上所述的增加的余量。以这种方式，仅最高电流将已经能够在所缩短的周期中放电电容器以触动(trip)p晶体管656。

在第一子周期识别了高电流单元之后，然后在下一感测之前锁存并断开高电流单元。这依靠那些高电流单元具有INV＝高的感测结果来实现。例如，在图13中，耦接到位线BL1的单元具有在划界阈值电流以下的约120nA的传导电流(参见图13(H1))。该相对小的电流将不能够充分放电电容器652以减小在SEN的电压(参见图11B)从而导通p晶体管656，从而当施用选通STB信号时信号INV(在图13(H2)中显示为INV1)没有被拉高到高。因此，具有相对小的电流的单元将具有INV＝低。

另一方面，具有相对大的电流(例如，大于300nA，参见图13(11))的单元将把信号INV(在图13(I2)中显示为INV2)锁存在高。这用于激活图10所示的下拉电路550。当由GRS信号HIGH(图13(J))启用下拉电路时，那么无论何时INV是高，下拉电路550将经由所启用的隔离晶体管482(参见图13(E))将位线拉到地。因此，感测为具有相对大的电流的单元的位线将被封锁到地，由此关闭(shut down)那些单元。

在由阶段(5)-(9)表示的第二遍感测或下一感测子周期中，处理类似于第一子周期。预充电时段702发生在阶段(5)-(6)。在位线中的电压已经稳定(其中位移电流已经衰减到不显著的值)之后，在阶段(7)中的感测发生。选通和锁存发生在阶段(8)，且在第一遍中遗漏的任意其它高电流状态也将把它们的相关联的位线封锁到地，类似于在先前的阶段(4)中图13(I2)中所示的。在阶段(9)中，处于实质上为信号INV的反转的信号SEN形式的感测结果将经由读出总线传送出去。

通过封锁它们的位线到地来断开(turn off)那些与电流感测不相关的单元将有助于减少总电流i_TOT(参见图12A)。这具有两个益处。首先，这将节省功率。其次，这将减少源极的(CLSRC)接地回路偏置误差，因为V_drop随i_TOT而减少。因此，现有的感测技术已经实现该关于每个存储器状态的两遍感测。

图14示意地图示了对于图8所示的8态存储器施加现有的两遍感测方案的实例。8态存储器由至少7个划界阈值电压电平，即，D_A、D_B、D_C、D_D、D_E、D_F和D_Q来划界。因此，将至少有一样多的感测周期，每个感测周期与这些划界阈值电压电平之一相关联。例如，DA在存储器状态“Gr”和“A”之间划界，D_B在存储器状态“A”和“B”之间划界，等等。在每个感测周期期间，划界阈值电压电平将被施加到所选的字线。

每个感测周期将进一步具有两遍。第一遍包括“预感测”，之后是所检测到的高电流位线的封锁。预感测将感测和识别具有在所施加的划界阈值电压电平以下的阈值电压的高电流状态。将通过锁存到地来封锁与这些识别的高电流单元相关联的位线。通过除去高电流状态，第二遍将能够更精确地感测。并且，在第一遍中未识别出的任意高电流状态将被适当地识别且还封锁。以这种方式，将精确地感测单元，以获得低于或高于所施加的划界阈值电压电平的数据。

为了区分所有可能的存储器状态，依次相对于每个划界阈值电平感测存储器单元的页面。随着划界阈值电平移动到单元阈值窗口中的较高值，页面中更多的单元将很可能被识别为具有高电流(其中阈值电压在划界阈值电压电平以下)，且因此将封锁页面的更多位线。

如在之前描述的，位线封锁通过图10所示的下拉电路550实现。在现有的两遍感测方案中，无论何时锁存的信号INV为高，下拉电路500总是准备好被下拉。在图10所示的下拉电路550中，通过使得信号GRS总是高来启用电路，从而n晶体管552总是提供到地的连接。

由于位线封锁的性能和功率的问题

美国专利号7,196,931规定了通过使用位线封锁来断开在电流感测中已经感测出来或不再相关的单元，两遍感测方案有助于限制涉及的最大电流且由于减少了源极接地回路偏置误差还在第二遍中提供更精确的感测。但是，由于大量感测遍和由位线封锁操作产生的噪声导致的性能降低抵消了任意优点。

在存储器阵列中的位线之中的接地选择性位线由于在位线之间的电容而具有反响(repercussion)。在位线之间的电容随着越来越高密度的集成电路而变得日益显著。对于在之前提到的具有所谓的“全位线”(“ABL”)体系结构的存储器，位线-位线电容甚至可以更高。全位线体系结构中的页面由沿着行的一串连续的存储器单元形成。如果存储器平面(plane)沿着位线方向更长，则ABL的位线到位线电容可以更高。通常，在ABL和传统体系结构两者中，位线到相邻位线的距离是相同的。在传统情况中，预充电位线的一半，同时它们的最邻近的邻居保持接地，这是最坏情况的方案，因为面临所有位线到位线串扰电容(cross talk capacitance)。在ABL中，它们全都一起充电，但是在不同的时间放电。

因为位线(和字线)起电容性负载的作用，所以当正在预充电或放电位线时，存在与位线封锁方案相关联的两个不期望的效果。

首先，在预充电到高电位的期间，将许多位线锁在地电位，而其它的正被拉起。由于位线-位线电容，总的来说与把页面中的所有位线一起上拉而不迫使某些接地的情况相比较，在锚定的接地位线的背景之中预充电位线将更困难，且不得不消耗更多功率。

其次，随着位线变为被充电到施加的电压，交流电(“AC”)位移电流将初始流动并最终将衰减到零。衰减时间是位线的RC常数的函数，其中C是有效电容。因为感测单元本质上是确定其直流(“DC”)传导电流，因此位线中的精确感测仅能在AC位移电流已经平息(subside)之后开始。

在正被感测的位线中流动的AC位移电流的实质部分可以被认为是来自对位线到最接近的位线的电容充电，因为每个位线的总电容的大部分由每个位线到其两侧的其两个邻居的电容组成。每个位线或每个电极的电容等于该电极到全部它的邻居的电容的总和。如果减去到所有邻居的所有电容，那么什么都不留下。每个位线的总电容的大约90％是到其第一、第二和第三最接近的邻居的。这留下稍微超过10％的位线电容为到之上或之下的层的。

如果所有位线同时充电且后来同时放电，那么每位线的有效电容仅是每个位线的总电容的大约10％。如果它们全都同时充电，但是在各个感测操作期间在各个时间将它们降低到地，那么不得不对抗的有效位线电容高得多，且可以取决于位线相对于其邻居是同时封锁还是在不同时间封锁而在各位线之间不同。因为存在要封锁位线的许多不同时机，所以一位线与其邻居同时封锁的机会可能是低的。

当同时充电(charge up)全部位线时，消耗的能量是C×V²，其中1/2×C×V²被存储为在电容器电极之间的电介质中的电场，且另1/2×C×V²是被转换为在传送能量的电源的内电阻两端消耗的热。该第二项与电压/电力源的内电阻值无关。只要所有位线被一致地充电，则在所有这些表达式中的C是有效C，其仅是每个位线的总电容的大约10％，如之前解释的。但是，当位线与它们的邻居不同时封锁时(这常常发生)，那么电源不再必传送能量到被降低到地的位线。其仅需要提供能量到要维持在位线电压但是正在由被强迫到地的邻居电容性地拉低的邻居位线。对于要维持在它们的位线电压而它们的邻居被降低到地的位线，全部位线到位线电容参与。被接地的位线把存储在它们周围的电介质的电场中的能量转换为热，该热沿着电阻性路径消散到地。

图15图示三个相邻的位线和它们之间的电容性耦合效果。存储器单元10-0具有两个相邻的存储器单元，10-1和10-2。类似地，三个相邻的位线36-0、36-1和36-2分别耦接到该三个存储器单元。每个位线的自电容(selfcapacitance)，除它到位于其之上或之下的电极的电容之外，由其到所有其他电极(比如它的一对最邻近的邻居、它的一对第二邻近的邻居、它的一对第三邻近的邻居，等等)的电容的总和组成。图15没有示出如上所述的所有电容，而是示出最重要的最大的那些。

然后可以看到，可以有由于各个电容的电流流动的各个分支。具体地说，由于每个位线自电容引起的电流将为：

i_BL0＝C_BL01d/dt(V_BL0-V_BL1)+C_BL02d/dt(V_BL0-V_BL2)

忽略第二、第三和另外的邻居的效果和在感兴趣的位线之上(above)或之下(below)的层中的电极的效果。如果一起充电所有位线，那么上述表达式为零，且位移电流将由被忽略的项引起，该被忽略的项对应于与在感兴趣的位线和在其之上或之下到它们的电压不与感兴趣的位线的电压相随地(intandem)移动的程度的层中的电极之间的电容。

以上给出的单元电流是近似值，因为其仅包括来自相邻位线的贡献。总的来说，对于位线BLO，还将有由于左边的非相邻位线引起的电容C_BL03以及由于右边的非相邻位线引起的电容C_BL04。类似地，将有在非相邻位线BL1和BL2之间的互电容C_BL12。这些电容将依赖于在每个电容器两端的改变电压而对位移电流流动起作用。

那么总的位线电流由位移电流和传导电流的总和组成。感测放大器(amp)不得不提供进入位线并通过单元且然后到达地的正传导电流。并且，在其邻居被降低到地的位线上，感测放大器不得不提供附加的正电流以对抗产生的位移电流。被降低到地的位线被简单地接地，且不需要来自感测放大器或任意其他供应的功率来将电极带到地。

至于充电交叉耦合电容，位移电流将取决于在位线之间的电压差的变化速率。电压差的变化速率可来自在位线和其邻居之间的充电或放电的不同速率。

在预充电期间，如在之前描述的，耦接到更大传导单元((more conductingcell))的位线将要求用于电压充电的更多净电流，且因此与具有更小传导单元的邻居相比更慢地充电。因此，当位线和其邻居具有类似的存储器状态且因此具有类似的传导电流时，它们将都以类似的速率充电，且在任意给定时间具有类似的电压。在该情况下，在交叉耦合电容两端的电压差将相对小，且同样地相关联的位移电流也是这样。并且，通过降低位线电压，不仅需要较少能量来充电有关电容，而且最大传导电流也线性地减小。期望的效果是这样的：尽管有某些位线连接到非传导单元而其它的位线连接到传导单元的事实，具有固定强度的感测放大器仍可以容易地维持所有位线的充电斜率(charging ramp rate)。

在优选实施例中，控制耦接到多个存储器单元的多个位线的位线电压，以使得在正在感测它们的传导电流时，在每相邻线路对之间的电压差实质上独立于时间。当施加该条件时，由于各个位线电容引起的全部电流退出(dropout)，因为它们全都取决于时变的电压差。因此，从上面的等式，因为i_BLC00+i_BLC01+i_BLC02]＝0，所以从位线感测的电流与单元的电流相同，例如，i_BL0＝i_CELL。

当与正在感测的位线相关联的单元和其邻居具有不同的存储器状态时将发生最大的位移电流。例如，当其邻居耦接到高度传导的单元时，正在感测的位线耦接到不传导存储器单元。总的来说，将存在在位移电流和其衰减寿命范围内的分布。这意味着预充电恢复操作必须在延伸超过最坏情况的恢复时间的预定时段之上发生，其程度是到在将位线视为稳定可供精确感测之前位移电流已衰减到预定电平。

在2遍感测方案中，如果在第一遍的结尾封锁相邻的位线中的一些，那么用于第二遍的预充电时段702进一步增加。在位线封锁方案中，所识别的高电流单元就在第二遍的预充电之前将它们的位线锁存到地。电压差的变化速率是极端的，其中某些位线被从之前的预充电电平快速地拉到地电位而而其它位线实质上保持在预充电电位。这将在其中将发生下一感测的位线中引起显著的位移电流。预充电时段必须充分长，以供所有位移电流在精确感测可以发生之前衰减掉(decay away)。因此，对于位线封锁方案，在每个封锁操作之后，在可以发生感测之前必须提供更多时间用于位线电压稳定化。再次参考图14，在每个封锁和下一感测之间的延迟在对于某划界阈值电平的每个感测周期中发生两次。对于多电平存储器，在每个划界阈值电平，该延迟进一步复杂化(compound)。例如，对于8态存储器，由于位线封锁的效果将有十四个延迟周期(对于将在8个状态之间区分的七个读取电平的2个延迟周期)，这引起性能的严重退化。

具有位线封锁的选择性启用的感测

根据本发明的一般方面，当正在并行感测存储器单元的页面时，位线封锁(其是把位线接地，以关闭超过预定电流水平的存储器单元)的情况被减少到最少。以这种方式，在电流消耗的给定预算可以允许的最大限度内，尽可能多地跳过用于识别和关闭高电流单元的附加感测子周期，且在感测控制栅极电压的选择性数目的感测将导致检测为对应于ON(导通)单元的位线关闭，而在其他控制栅极电压的感测将不导致任意这种位线关闭操作。通过应用该技术，通过减少感测子周期的数目以及减少由于当关闭位线时的位线-位线耦接产生的噪声来改进感测操作的性能。在本语境中，位线-位线耦接是指在相邻的全局位线之间存在的电容性耦合。

在优选实施例中，通过能够将位线拉到地的下拉电路实现位线封锁。下拉电路包括在位线和地之间串联的两个传输门。两个传输门形成与(AND)门，其中一个传输门由下拉启用或禁止控制信号控制，而另一传输门由讨论中的单元是被感测出具有高于还是低于基准电流的电流来控制。当禁止下拉电路时，位线将不接地，而无论感测结果如何。当启用下拉电路时，当感测结果来自高电流存储器单元时位线将被拉到地。

图16(A)-图16(J)是控制并入了选择性位线封锁的感测模块的操作的信号的时序图。实质上，图10所示的感测模块480具有由控制信号GRS启用或禁止的位线封锁特征。由状态机112(参见图1)供应信号GRS。当信号GRS为高时，启用下拉电路550(参见图10)。相反地，当GRS为低时，禁止下拉电路550。在这方面，之前的图13(A)-图13(J)所示的时序图参考当通过信号GRS总是高(图13(J))而启用位线封锁时的情况。另一方面，图16(A)-图16(J)所示的时序图参考当通过信号GRS为低(图16(J))而选择性地禁止位线封锁时的情况。

在某些实施例中，当启用位线封锁时，其之前具有感测子周期用于确定要封锁的高电流单元。另一方面，当选择性地禁止位线封锁时，也将跳过用于确定高电流单元的其在前的感测子周期。

图16(A)-16(J)是图示分别关于两个连续划界阈值电平的两个感测周期的时序图，在其间选择性地禁止位线封锁。因此，与当启用位线封锁时的情况不同，每个周期包括1遍感测。

关于与VT1有关的1遍感测，在位线的预充电之前或者在位线的预充电同时发生所选的字线到VT1的预充电。具体地说，位线预充电时段发生在阶段(1.5)-(1.6)。在阶段(1.7)中的感测发生在位线中的电压稳定化(其中位移电流已经衰减到不显著的值)之后。选通和锁存发生在阶段(1.8)，其中具有低于VT1的阈值电压的“高”电流单元具有锁存为高的信号INV，且具有高于VT1的单元具有锁存为低的INV。在阶段(1.9)中，实质上为信号INV的反转的信号SEN形式的感测结果将被经由读出总线传送出去。

从图16(J)中将看出，对于两个感测周期，信号GRS都为低，从而禁止每个位线的下拉电路550(图10)而无论INV的感测的值如何。这意味着即使对于具有低于V_T1的阈值电压的高电流单元(参见图16(I1)和16(I2))，它们的位线也将不会通过拉到地封锁。

为限制页面电流和源极偏置误差，位线封锁方案用于通过将高电流单元的位线封锁到地来断开高电流单元，只要这些高电流单元不再与要执行的下一感测遍有关。因此，现有的感测技术已经实现了关于每个存储器状态进行位线封锁的两遍感测。

也已经解释了两遍感测的缺点是其可能大大影响感测性能。执行两遍感测将加倍感测遍的数目，由此相对于单遍感测，感测操作被延长了大约两倍。实践中，由于需要管理由锁存位线到地而产生的瞬态噪声，延迟长得多。如在之前描述的，显著量的位移电流作为噪声被引入到正在感测其电流的位线中。位移电流是由于起因于接近位线的互电容引起的接近位线之间的电压的变化的速率引起的。因此，实质上延长感测周期的位线预充电时段以等待直到位移电流衰退掉。在该延迟时段期间，存储器单元耦接到位线，且因此消耗附加功率，其中预充电电路拉起位线，同时单元的传导电流对之进行对抗。

通过不执行所检测的高电流单元的位线封锁，仅需要1遍感测，而且不将位线拉到地。将最小化噪声，且不必延长位线预充电时段。这由在图16所示的V_T2感测周期中的阶段(2.5)的缩短的预充电时段702示意地图示。事实上，已经估计到，单元的总的导通时间缩短，从而功率节省。

通过根据本发明以减少数目的位线封锁来改进感测性能，更多高电流单元将保持在导通状态中，从而有助于源极偏置误差，如在之前关于图12A和图12B描述的。尽管有i_TOTR的高电平而最小化误差的一个解决方案是使得所参考的各个存储器单元的控制栅极和漏极的所有电压参考如下节点(node)，该节点尽可能靠近各存储器单元的源极。例如，如图12A和12B所示，可以在源极线32而不在地取参考点，从而最小化接地回路电阻。已经在美国专利No.7,170,784和7,173,854，以及2007年4月27日提交的Sekar等的标题为“COMPENSATING SOURCE VOLTAGE DROP IN NON-VOLATILESTORAGE”的美国专利申请No.11/739,501中公开了用于最小化源极偏置误差的技术，将其整个公开通过引用合并于此。

在关于多个状态中的每一个涉及对存储器单元页面的多遍感测的感测多状态存储器的一个实现中，仅在预定感测遍才实现与被识别具有高于预定电流水平的存储器单元相关联的位线的封锁的步骤。以这种方式，使位线封锁减少总电流和源极偏置误差的优点平衡由于更多子周期和供所生成的噪声平息(subside)的更长等待时间导致的更长感测时间的负面效果。通过选择性地减少封锁的数目，减轻了这些造成更低感测性能和更高功耗的负面效果。

图17A图示用于在多状态感测操作的多遍之中选择性地启用位线封锁的一个示例性调度。该实例关于图8所示的8态存储器。为了解析所有可能的八个状态，将必须在至少7个感测周期中感测存储器单元的页面，每个感测周期具有不同的划界阈值电平比如D_A或D_B，...，等等。在每个感测周期实现两遍感测。但是，与现有的两遍感测(参见图14)的差异在于将对于第二遍禁止位线封锁操作。换句话说，每隔一个感测遍跳过位线封锁操作。具体地说，将在第二遍中的感测之后跳过位线封锁操作。虽然遍数与现有的两遍感测相同，但是位线封锁操作减少了百分之五十。在该情况下，在第二遍之后将产生较少的噪声，并允许在下一周期中的第一遍具有缩短的位线预充电时段。如果字线稳定时间与位线到位线串扰恢复时间具有相同的量级，该实施例可能不会显著地增加性能，因为位线封锁和从其恢复可以与在下一感测电平的字线电压稳定化同步。

图17B图示用于在多状态感测操作的多遍之中选择性地启用位线封锁的另一示例性调度。该实例也关于图8所示的8态存储器，且类似于图17A所示的实例，除了将每隔一个感测周期实现两遍感测。在具有一遍的周期中，将仅执行感测操作而将跳过预感测和位线封锁操作。在该情况下，遍数减少了百分之50，且位线封锁操作的数目减少了百分之75。

图17C图示存储伪随机化数据的存储器单元的页面。为保证在页面之中高电流状态的均匀分布，优选地编码页面以使得在所有可能的存储器状态之中以相对平均的分布跨页面存储数据。在优选实施例中，跨(across)页面编码数据以在可能的存储器状态之中显现伪随机地分布。以这种方式，有可能基于跳过的位线封锁操作的数目来统计地估计存储器系统中的电流量。

根据本发明的另一方面，位线封锁的减少与不超过预定最大电流的存储器单元的页面中流动的总电流相称(commensurate)。相反地，当数据依赖性的总电流显现将要超过预定电流水平时调用(invoke)位线封锁操作。以这种方式，可以最小化位线封锁操作而系统不超过峰值电流。

在关于多个状态的每一个涉及用于存储器单元的页面的多遍感测的感测多状态存储器的一个实现中，仅当存储器单元的页面中流动的总电流即将超过预定最大电流时，才在感测遍实现与被识别为高于预定电流水平的存储器单元相关联的位线的封锁的步骤。在一个实施例中，提供电流监视器以监控在存储器单元的页面中流动的总电流。

图18图示响应于存储器系统的所监控的电流的位线封锁操作。图18图示类似于图9所示的读/写电路270A中的相应的感测模块正在感测的存储器单元的页面中流动的电流。电流监视器710位于其中聚集(aggregate)来自页面的各个存储器单元的电流的总和的路径的位置。例如，其位于在源极线34和系统地之间的导电路径中。在一个实施例中，电流监视器被实现为在电阻器两端的电压监视器，从而所监控的电流由电压降除以类似于图12A所示的电阻给出。电流监视器710优选地包括提供信号BLNoLOC给状态机112(参见图1)的逻辑。无论何时监视器电流i_TOT低于预定义的电平i_MAX，BLNoLOC输出高。响应于处于高的BLNoLOC，状态机将使得在禁止位线封锁的情况下执行感测，其中控制信号GRS变为低(参见图10)。否则，当i_TOT＞i_MAX时，BLNoLOC将输出低，且这通知状态机以使能的位线封锁来操作感测，以关闭某些存储器单元的电流。

图19图示其中通过已经封锁的位线的数目估计存储器单元的页面中流动的总电流的另一实施例。图19图示由类似于图9所示的读/写电路270A中的相应的感测模块正在感测的存储器单元的页面中流动的电流。累加器(accumulator)对已经锁存到地的位线的数目计数。那么可以估计总电流i_TOT为每个单元的平均电流乘以页面中的未接地的位线的数目。累加器720优选地包括提供信号BLNoLOC给状态机112的逻辑。无论何时所估计的总电流i_TOT低于预定义的电平i_MAX，BLNoLOC输出高。响应于处于高的BLNoLOC，状态机将使得在禁止位线封锁的情况下执行感测，其中控制信号GRS变为低(参见图10)。否则，当i_TOT＞i_MAX时，BLNoLOC将输出低，且这通知状态机以使能的位线封锁来操作感测，以关闭某些存储器单元的电流。

图20图示用于响应于超过系统电流限制而在多状态感测操作的多遍之中选择性地启用位线封锁的一个示例性结果。与图17A和图17B所示的实例对比，位线封锁操作基于总电流的水平，该总电流是数据依赖性的(datadependent)。因此，例如，当关于状态“A”感测时调用两遍感测以摆脱最高电流状态。然后，对于状态“B”，采用一遍感测禁止位线封锁。如果此后，检测到i_TOT即将超过i_MAX，则再次启用位线封锁以使得对于状态“C”执行两遍感测。类似地，如果在状态“C”期间的位线封锁引起i_TOT的减小，将再次启用其。在状态“D”和在“E”的感测时保持这样，并允许单遍感测直到感测“E”结束。在此时i_TOT超过或即将超过i_MAX。因此，感测状态“E”的下一周期以两遍执行。

图21是图示根据本发明优选实施例的在感测期间的位线封锁控制的流程图。

步骤810：通过关联位线和公共字线来提供对组的各个存储器单元的访问。

步骤820：选择相对于其将要执行感测的划界阈值电压电平，该划界阈值电压电平是多个阈值电压电平的集合之中的一个。

步骤830：将公共字线预充电到所选的划界阈值电压电平。

步骤832：将所关联的位线实质上预充电到预定电压电平。

步骤840：启用了位线封锁？如果启用了，进行到步骤842，否则，进行到步骤850。

步骤842：相对于所选的划界阈值电压并行感测存储器单元的组。

步骤844：识别感测为具有小于所选的划界阈值电压电平的阈值电压电平的任意存储器单元。

步骤846：通过设置所关联的位线到地电位来封锁任意识别出的存储器单元的所关联的位线，选择性地执行所述封锁使其少于多个阈值电压电平的集合中的电压电平的全部重复次数(iteration)。

步骤850：相对于所选的划界阈值电压并行感测存储器单元的组。

步骤860：所选电压等于集合中的最后电压电平？如果相等，进行到步骤870，否则，返回到步骤820。

步骤870：对于组完成了感测。

图22图示单遍感测的替换实施例，其中执行实际的感测而没有用于封锁高电流单元的任意预感测。响应于系统的电流负载水平或响应于预定调度来执行位线封锁。当确实发生位线封锁时，位线封锁和其恢复时段可以是与字线电压上升到下一电平同时的。在该模式中，增加的传导电流可以由传导电流持续的减少的时间量抵消。为该模式有效率考虑，要求尽可能地减小字线RC时间常数，使得感测可以非常快地从一个字线电压电平前进到下一个。例如，这可以通过具有更短的字线或更导电的字线来实现。通过一次性充电所有位线且在最后的字线电压之后将它们全部放电，可以最小化每位读取的能量。通过快速地感测所有状态和减小消耗(burn)电流的时间，来最小化传导能量。

另一实例是具有16个状态的存储器。一个实现具有在第三感测状态之后发生的第一封锁。全部前三个感测操作将是单选通的(strobe)，其中第三个感测操作发现具有4/16＝1/4的单元导通(ON)。基于该第三感测操作的结果，将一次性封锁在第三感测操作期间已经被检测为导通的所有单元。此外，位线串扰恢复时间将与从第三感测电平上升到第四感测电平的字线同步。下一位线封锁操作发生在在第七感测电平感测的一个选通感测和在第八感测电平感测的一个选通感测之间。下一封锁操作发生在第十一和第十二感测电平之间。从而将仅存在3个封锁操作，如解释的，且相应的位线串扰恢复时间的每个将与字线上升到下一电平同时发生，同时在事件的整个序列中，如果单元导通且当单元导通并在单元达到下一封锁操作之前，允许单元传导DC电流。

图23是图示根据图22所示的替换实施例、在感测期间的位线封锁控制的流程图。

步骤910：通过关联位线和公共字线来提供对组的各个存储器单元的访问。

步骤920：选择相对于其将要执行感测的划界阈值电压电平，该划界阈值电压电平是多个阈值电压电平的集合之中的一个。

步骤930：将公共字线预充电到所选的划界阈值电压电平。

步骤932：将所关联的位线实质上预充电到预定电压电平。

步骤940：相对于所选的划界阈值电压并行感测存储器单元的组。

步骤950：启用了位线封锁？如果启用了，进行到步骤952，否则，进行到步骤960。

步骤952：识别感测为具有小于所选的划界阈值电压电平的阈值电压电平的任意存储器单元。

步骤954：通过设置所关联的位线到地电位来封锁任意识别出的存储器单元的所关联的位线，选择性地执行所述封锁以少于多个阈值电压电平的集合中的电压电平的全部迭代次数。

步骤960：所选电压等于集合中的最后电压电平？如果相等，进行到步骤970，否则，返回到步骤920。

步骤970：对于该组完成了感测。

图24图示其中执行实际的感测而没有高电流单元的任意封锁的单遍感测的又一实施例。避免任意封锁可以是预定调度的结果或可以是响应于系统的电流负载水平的。在该模式中，所增加的传导电流可以由在之前描述的位线电压的减少以及传导电流持续的减少的时间量来抵消。

如在之前描述的，两个特征帮助实现感测遍的数目的减少，甚至达到不需要两遍感测的程度。一个特征是位线电压的减少且另一个是数据的随机化或加扰(scrambling)。

为了最小化传导能量和电容性充电能量，在读取和验证操作期间减小位线电压非常有效的。减小的单元电流还将减轻CLSRC负载并允许更少的封锁操作。感测电流Iref也必须被减小，以使得尽管位线电压的减小和所造成的导通电流的减小，在(VT，Iref)点仍获得好的跨导(trans-conductance)值。

但是，对于传统存储器体系结构中的感测方案，位线电压的减小受限。这是因为传统的感测方案采用位线电容来测量单元的传导电流。将位线预充电到某个初始电压且然后允许其由单元电流放电。放电速率是单元电流的量度。对位线电压的限制是初始电压不能太低造成其放电到相对于位线的RC时间常数某个不可检测到的值。另外，基准感测电流被限制(peg)到位线的RC常数，且不能被容易地调整。

另一方面，在ABL存储器体系结构中首先引入的感测方案中，感测独立于位线的时间常数，因为放电速率和随感测放大器提供的专用电容器相关。已经在美国专利No.7,196,931中公开了这种感测方案。可以调整专用电容器的RC常数以供最优感测。在该情况下，位线电压可以进一步更低。这引起的一个结果是将在更低的基准电流执行感测。这通过适当选择电容器的值来容易地实现。

对于数据加扰/随机化，在每个状态存在大致相等的单元数目。这意味着1/16的单元处于每一状态。对于加扰的数据，优选地使用单遍(一选通)感测，因为在每个较高的控制栅极电压仅1/16的单元导通，且如果状态与状态的间隔(separation)仅400mV，则当它们首次导通时其不以全部传导(fullconduction)导通。即使对于在之前描述的2遍方案，因为在第一选通期间存在的高单元源极负载，应该在第一选通之后封锁的很多单元逃离封锁。这些逃离者然后在位线到位线串扰恢复时段期间将传导多出量级的电流幅值，这是因为未逃离者已经被关闭且CLSRC负载已经减少。这样，一旦封锁未逃离者且CLSRC电压减小，则逃离者--其因为曾具有比方说70nA电流而逃离第一选通----将传导700nA。第一选通或第二选通积分时间是0.4μsec。但是，介入(intervening)位线到位线串扰恢复时间是4.4μsec。在这些条件下，因此2遍方案(即，两次选通)就性能和能量消耗两者而言都是起反作用的。当数据未被随机化时，和/或当位线电压不能保持低时，和/或状态到状态的间隔(separation)富裕(substantial)(对于8态或16态存储器，情况不是这样)时，其是有用的。即使在具有较大状态到状态的间隔的4状态存储器中，通过仅减小位线电压以使得平均单元的导通电流是～0.3μA，有可能使得页面上多于一半的单元完全传导，且仍然使用更快速且更有能效的一个选通。

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虽然已经关于某些实施例描述了本发明的各个方面，理解本发明有资格保护在所附的权利要求的全部范围内的。