时钟时序校准电路、时钟时序校准方法以及模数转换系统

摘要

一种时钟时序校准电路、时钟时序校准方法以及模数转换系统。时钟时序校准电路包括：时钟时序调整单元，接收入射参考时钟信号并根据校准控制信号选择性调整接收的入射参考时钟信号以产生第一时钟信号；校准控制单元，耦接于时钟时序调整单元，检查第一时钟信号与第二时钟信号之间相位差是否满足预设标准，当第一时钟信号与第二时钟信号之间的相位差不满足预设标准时调整校准控制信号。本发明提供时钟时序校准电路、时钟时序校准方法以及模数转换系统可以降低传统连续时间三角积分ADC中电路元件的电流消耗。

说明书

技术领域

本发明涉及时钟时序校准(clock timing calibration)，尤其涉及时钟时序校准电路、时钟时序校准方法以及模数转换系统。

背景技术

利用三角积分(delta-sigma)调变技术的三角积分模数转换器(Analog-to-Digital Convert er，AD C)的应用广泛。举例来说，在无线通信收发机中应用连续时间(continuous-time)三角积分ADC。图1为传统连续时间三角积分ADC 100的示意图，连续时间三角积分ADC 100包括加法器102、环路滤波器104(例如积分器)、量化器106(例如ADC)以及数模转换器(Digital-to-Analog Converter，DAC)108，其中，加法器102将模拟输入信号A_IN与模拟反馈信号A_FB相减，环路滤波器104对加法器102的输出执行噪声整形(noise-shaping)，量化器106将环路滤波器104的输出转换为具有量化误差的数字输出信号D_OUT，DAC 108将数字输出信号D_OUT转换为模拟反馈信号A_FB。另外，量化器106根据量化时钟信号CLK_1进行操作，DAC 108根据DAC时钟信号CLK_2进行操作。

通常，传统连续时间三角积分ADC 100对超量环路延迟(excess loop delay)有严格的要求。举例来说，量化器106在执行量化操作时具有内在延迟。为了降低超量环路延迟的影响，可在反馈环路的量化时钟信号CLK_1与DAC时钟信号CLK_2之间引入一个时钟周期的延迟。

图2为另一传统连续时间三角积分ADC的示意图。连续时间三角积分ADC 200概念上包括反馈延迟级201，反馈延迟级201缓解上述超量环路延迟问题。反馈延迟级201耦接于量化器106的输出与DAC 108的输入之间。在实际操作中，通常通过根据DAC时钟时序将量化器时钟时序延迟一个时钟周期来实现反馈延迟级201。如图2所示，由于利用时钟时序调整实现的概念反馈延迟级201的实施，需要补偿电路(例如DAC 208)提供反馈补偿至环路滤波器104的输出。具体的，在环路滤波器104的输出发送至量化器106之前，位于环路滤波器104与量化器106之间的加法器202提取由DAC 208产生的反馈补偿。作为所需补偿电路的DAC 208的操作和功能为习知技术，因此省略进一步的描述。

理想的，量化时钟信号CLK_1与DAC时钟信号CLK_2之间的时钟时序延迟应等于一个周期；换句话说，由于一个周期的延迟，量化时钟信号CLK_1的相位应与DAC时钟信号CLK_2’的相位校准。然而，在实际操作中，例如量化时钟信号CLK_1与DAC时钟信号CLK_2’的时钟时序需求使得传统连续时间三角积分ADC中的电路元件必须具有苛刻的电路性能。举例来说，加法器202的频宽越高越好，DAC 108的内在延迟越小越好。在这种情况下，传统连续时间三角积分ADC中的电路元件的电流消耗很高。

发明内容

有鉴于此，本发明提供时钟时序校准电路、时钟时序校准方法以及模数转换系统。

一种时钟时序校准电路，用于校准第一时钟信号与第二时钟信号之间的相位差，所述时钟时序校准电路包括：时钟时序调整单元，用于接收入射参考时钟信号并根据校准控制信号选择性的调整接收的所述入射参考时钟信号以产生所述第一时钟信号，其中所述入射参考时钟信号具有预设相位与预设频率；以及校准控制单元，耦接于所述时钟时序调整单元，用于检查所述第一时钟信号与所述第二时钟信号之间的相位差是否满足预设标准，并且当所述第一时钟信号与所述第二时钟信号之间的相位差不满足所述预设标准时调整所述校准控制信号，其中，所述预设标准用于检查所述第一时钟信号与所述第二时钟信号之间的相位差是否位于预设范围内，所述预设范围相关于所述第一时钟信号与所述第二时钟信号其中之一的时钟周期。

一种时钟时序校准方法，用于校准第一时钟信号与第二时钟信号之间的一相位差，所述时钟时序校准方法包括：接收入射参考时钟信号并根据所述入射参考时钟信号产生所述第一时钟信号，其中所述入射参考时钟信号具有预设相位与预设频率；检查所述第一时钟信号与所述第二时钟信号之间的相位差是否满足预设标准；以及当所述第一时钟信号与所述第二时钟信号之间的相位差不满足所述预设标准时，调整所述入射参考时钟信号以调整所述第一时钟信号的时序，其中，所述预设标准用于检查所述第一时钟信号与所述第二时钟信号之间的相位差是否位于预设范围内，其中所述预设范围相关于所述第一时钟信号与所述第二时钟信号其中之一的时钟周期。

一种模数转换系统，包括：连续时间三角积分模数转换器，包括量化器与多个数模转换器，其中所述量化器根据量化时钟信号进行操作，所述多个数模转换器根据数模转换时钟信号进行操作；以及时钟时序校准电路，耦接于所述连续时间三角积分模数转换器，并且校准第一时钟信号与第二时钟信号之间的一相位差，其中所述第一时钟信号与所述第二时钟信号其中之一为量化时钟信号，另一个为数模转换时钟信号，时钟时序校准电路包括：时钟时序调整单元，接收入射参考时钟信号并且根据校准控制信号选择性地调整所述入射参考时钟信号以产生所述第一时钟信号，其中所述入射参考时钟具有预设相位与预设频率；以及校准控制单元，耦接于所述时钟时序调整单元，检查所述第一时钟信号与所述第二时钟信号之间的相位差是否满足预设标准，并且当所述第一时钟信号与所述第二时钟信号之间的相位差不满足所述预设标准时调整所述校准控制信号，其中，所述预设标准用于检查所述第一时钟信号与所述第二时钟信号之间的相位差是否位于预设范围内，所述预设范围相关于所述第一时钟信号与所述第二时钟信号的时钟周期。

本发明所提供时钟时序校准电路、时钟时序校准方法以及模数转换系统可以降低传统连续时间三角积分AD C中的电路元件的电流消耗。

附图说明

图1为传统连续时间三角积分ADC 100的示意图。

图2为另一传统连续时间三角积分ADC的示意图。

图3为根据本发明一实施例的模数转换系统的示意图。

图4为量化时钟信号以及DAC时钟信号的时序示意图。

图5为图3中时钟时序校准电路的一实施例的示意图。

图6为图5中相位差至电压转换器的实施例的示意图。

图7为图5中时钟时序调整单元的实施例的示意图。

图8为图7中延迟元件的实施例的示意图。

图9为根据本发明一实施例时钟时序校准电路校准第一时钟信号与第二时钟信号之间的相位差的时钟时序校准方法的流程示意图。

具体实施方式

在说明书及后续的权利要求当中使用了某些词汇来指称特定的元件。所属领域中具有通常知识者应可理解，硬件制造商可能会用不同的名词来称呼同一个元件。本说明书及后续的权利要求并不以名称的差异来作为区分元件的方式，而是以元件在功能上的差异来作为区分的准则。在通篇说明书及后续的请求项当中所提及的“包含”为一开放式的用语，故应解释成“包含但不限定于”。以外，“耦接”一词在此包含任何直接及间接的电气连接手段。因此，若文中描述第一装置耦接于第二装置，则代表该第一装置可直接电气连接于该第二装置，或透过其它装置或连接手段间接地电气连接至该第二装置。

为了免去在连续时间三角积分ADC中实现高性能电路元件的麻烦，控制量化时钟信号与DAC时钟信号之间的时钟时序延迟小于一个周期。图3为根据本发明一实施例的模数转换系统的示意图。模数转换系统300包括连续时间三角积分ADC 302与时钟时序校准电路304。连续时间三角积分ADC 302的内部结构与图2中连续时间三角积分ADC 200的内部结构相似。然而，主要的区别为，连续时间三角积分ADC 302中的概念反馈延迟级303通过根据DAC时钟时序将量化时钟时序延迟一部分周期(例如0.2*Ts)而实现，其中所述一部分周期小于一个周期(例如1*Ts)。通常，ADC环路的总共延迟需要保持在一个周期。举例来说，若由环路滤波器104、加法器102、加法器202、量化器106以及DAC 108引起的内部延迟的积累延迟估计为0.2*Ts，则调整量化器106(例如T_Quan)所利用的量化时钟信号CLK_Quan的时序为1.0*Ts-0.2*Ts，领先于DAC 108与DAC208(例如T_DAC)所利用的DAC时钟信号CLK_DAC的时序。换句话说，在将预设延迟量(例如0.2*Ts)应用于量化时钟信号CLK_Quan之前，量化时钟信号CLK_Quan的时序应该领先于DAC时钟信号CLK_DAC的时序一个周期(1*Ts)；然而，将预设延迟量应用于量化时钟信号CLK_Quan之后，量化时钟信号CLK_Quan的时序领先于DAC时钟信号CLK_DAC的时序0.8*Ts而不是1*Ts。结果如图4所示。图4为量化时钟信号以及DAC时钟信号的时序示意图。如图4所示，由于应用上述预设延迟量(例如0.2*Ts)于量化时钟信号CLK_Quan以使得DAC时钟信号CLK_DAC与量化时钟信号CLK_Quan之间的相位差实质上成为0.8*Ts，所以对电路元件的性能要求并不是非常苛刻，因此相应的降低了电流消耗。

为了获得预期的部分周期延迟，利用具有更高时钟速率的时钟源或多相位向锁环路会需要额外的电路，额外电路会占据很大的面积。在实施开环路(open-loop)延迟链以通过闸延迟获得预期的部分周期延迟的情况下，延迟量会由于过程变动和/或温度变化而偏移。因此本发明提出利用新型时钟时序校准电路304以确保量化时钟信号CLK_Quan与DAC时钟信号CLK_DAC之间的相位差满足预设的标准。举例来说，每当具有模数转换系统300的装置开启时，时钟时序校准电路304校准量化时钟信号CLK_Quan与DAC时钟信号CLK_DAC之间的时钟时序延迟。

图5为图3中时钟时序校准电路304的一实施例的示意图。时钟时序校准电路304包括时钟时序调整单元502与校准控制单元504。时钟时序调整单元502接收入射参考时钟信号CLK_Ref并根据校准控制信号S_Cal选择性的调整已接收入射参考时钟信号CLK_Ref以产生第一时钟信号CLK1(例如量化时钟信号CLK_Quan)。需要注意的是，来自时钟源(图中未显示)的入射参考时钟信号CLK_Ref具有预设相位与预设频率。校准控制单元504耦接于时钟时序调整单元502，校准控制单元504检查第一时钟信号CLK_1与第二时钟信号CLK2(例如DAC时钟信号CLK_DAC)之间的相位差是否满足预设标准，并且第一时钟信号CLK_1与第二时钟信号CLK2之间的相位差不满足预设标准时调整校准控制信号S_Cal。更具体的，预设标准检查相位差是否落入预设范围内，所述预设范围相关于第一时钟信号CLK1与第二时钟信号CLK2其中之一的时钟周期。在一个实施例中，预设标准所参考的预设范围为如上所述的预设值(1.0*Ts-0.2*Ts)周围的一定范围。如图5所示，参考时钟信号CLK_Ref直接作为第二时钟信号CLK2，并且第一时钟信号CLK1由参考时钟信号CLK_Ref通过时钟时序调整单元502而产生。然而，上述仅为描述本发明，并不能用于限制本发明。例如，在另一设计中，而从具有相同时钟频率的不同时钟源得到第一时钟信号CLK1与第二时钟信号CLK2。并且，调整所述入射参考时钟信号以调整所述第一时钟信号的所述时序的步骤可包括调整应用于所述入射参考时钟信号的一总延迟量以调整所述第一时钟信号的所述时序。

校准控制单元504包括相位差至电压转换器506，相位差至电压转换器506将第一时钟信号CLK1与第二时钟信号CLK2之间的相位差转换为输出电压V_diff。图6为图5中相位差至电压转换器506的实施例的示意图。在此实施例中，相位差至电压转换器506包括组合逻辑602与低通滤波器604。组合逻辑602具有多个电路元件，包括缓冲器612、非门614以及与门616，组合逻辑602对第一时钟信号CLK1与第二时钟信号CLK2执行预设组合的逻辑操作，以产生逻辑输出信号SL，逻辑输出信号SL代表(相应于)第一时钟信号CLK1与第二时钟信号CLK2之间的相位差。利用RC网络实施低通滤波器604，RC网络包括电阻R1与电阻R2以及电容器C1与电容器C2，低通滤波器604对由组合逻辑602产生的逻辑输出信号SL执行低通滤波操作以产生输出电压V_diff。

如图5所示，校准控制单元504进一步包括校准控制信号产生器508，校准控制信号产生器508耦接于相位至电压转换器506并且根据输出电压V_diff与目标电压V_target产生校准控制信号S_Cal。校准控制信号产生器508包括比较器510与计数器512。比较器510将输出电压V_diff与目标电压V_target进行比较以产生比较结果CR。计数器512耦接于比较器510并且根据比较结果CR产生计数值CV作为校准控制信号S_Cal。具体的，在比较结果指示输出电压V_diff没有达到目标电压V_target时使能计数器512的计数操作以更新计数值CV；另外，当比较结果CR指示输出输出电压V_diff达到目标电压V_target时禁能计数器512的计数操作以保持计数值CV。在此实施例中，利用校准控制单元504中的分压器514得到预期的目标电压V_target。分压器514根据分压因子将参考电压(例如电源电压VDD)分压以产生目标电压V_target，其中所述分压因子由第一时钟信号与第二时钟信号之间的相位差的预设标准设定。如图5所示，分压器514包括多个电阻R_a与电阻R_b，因此分压因子等于R_b/(R_a+R_b)。以图4中所示时序示意图为例，量化时钟信号CLK_Quan与DAC时钟信号CLK_DAC之间的预期相位差等于0.8*Ts。因此，由于在同样的电源电压VDD与接地电压GND下操作电压转换器506与分压器514之间的相位差，所以通过配置分压器514的分压因子R_b/(R_a+R_b)为0.8，可以轻易设定目标电压V_target。也就是说，在这种情况下，目标电压V_target等于0.8*VDD。然而需要注意的是，利用分压器分压目标电压V_target仅用于描述本发明，并不能限制本发明。换句话说，本发明的校准控制信号产生器508也可利用其它方法产生预期的目标电压V_target。

时钟时序校准电路304为闭环路(closed-loop)控制系统并且连续调整第一时钟信号CLK1的时钟时序直到第一时钟信号CLK1与第二时钟信号CLK2之间的相位差满足预设标准。更具体的，时钟时序调整单元502连续调整第一时钟信号CLK1的时钟时序直到输出电压V_diff达到目标电压V_target，例如，V_diff≥V_target。图3中时钟时序调整单元502的进一步描述如下。

图7为图5中时钟时序调整单元502的实施例的示意图。时钟时序调整单元502包括串联连接的多个延迟元件702_1，702_2，...，702_N，并且选择逻辑704耦接于所有的延迟元件702_1，702_2，...，702_N。每个延迟元件702_1，702_2，...，702_N应用预设延迟量于接收的输入信号以产生输出信号，输入参考时钟信号CLK_Ref至延迟元件702_1，702_2，...，702_N的开头延迟元件702_1。选择逻辑704根据校准控制信号S_Cal选择延迟元件702_1，702_2，...，702_N中预设延迟元件的输入信号作为第一时钟信号CLK1。

图8为图7中延迟元件的实施例的示意图。在一个实施例中，独立控制延迟元件702_1，702_2，...，702_N并且延迟元件702_1，702_2，...，702_N与图8中的延迟元件具有相同的结构。延迟单元800包括与门802与多个缓冲器804、缓冲器806以及缓冲器808。缓冲器804为正常缓冲器；缓冲器806由节点S1接收的控制信号控制，控制信号使能缓冲器806或禁能缓冲器806；缓冲器808为正常缓冲器且没有使能控制信号对其进行使能，因此总是使能缓冲器808以经由节点“下一个”(图中均以next代表下一个，in代表输入，out代表输出)将接收到的任何信号传输至接下来的延迟单元。通过节点“S0”处的控制信号的合理设置，因为与门802为时钟闸元件，所以可以使能或禁能延迟元件800；另外，通过节点“S1”处的控制信号的合理设置，已可以配置使能延迟元件800将在节点“in”接收的已延迟输入信号选择性的经由节点“out”输出至相位差至电压转换器506。

图9为根据本发明一实施例时钟时序校准电路304校准第一时钟信号CLK1与第二时钟信号CLK2之间的相位差的时钟时序校准方法的流程示意图。请结合图3与图7来参考图9。只要结果相同，执行方法的步骤不必与图9中所示顺序完全相同。时钟时序校准方法的步骤包括：

步骤900：开始；

步骤902：计数器512产生计数值并输出初始计数值CV作为校准控制信号S_Cal；

步骤904：选择逻辑704根据校准控制信号S_Cal仅使能时钟时序调整单元502中延迟元件的开头延迟元件702_1，借此使得时钟时序调整单元502应用最小延迟时间至参考时钟信号CLK_Ref。延迟元件702_1在节点“in”接收参考时钟信号CLK_Ref，并在节点“out”输出第一时钟信号CLK1；

步骤906：相位差至电压转换器506根据第一时钟信号CLK1与第二时钟信号CLK2之间的相位差产生输出电压V_diff；

步骤908：比较器510将输出电压V_diff与目标电压V_target进行比较；

步骤910：检查输出电压V_diff是否达到目标电压V_target(例如V_diff≥V_target)。若是，则继续步骤916；否则，继续步骤912。

步骤912：计数器512持续执行计数操作以更新计数值CV，借此相应调整校准控制信号S_Cal。例如，将计数值CV的值提高一。

步骤914：选择逻辑704根据已更新校准控制信号S_Cal进一步使能下一个延迟元件，借此时钟时序调整单元502应用已提高延迟时间于参看时钟信号CLK_Ref。配置每个已使能延迟元件(除了最后的已使能延迟元件以外)在节点“in”接收输入信号，并在节点“out”将输出信号输出至下一个已使能延迟元件；另外，配置最后的已使能延迟元件在节点“in”接收输入信号，并且在节点“out”将第一时钟信号CLK1输出至相位差至电压转换器506。可经由步骤914返回步骤906。

步骤916：禁能计数器512的计数操作，借此保持当前计数值CV，以使时钟时序调整单元502相应于第一时钟信号CLK1与第二时钟信号CLK2之间的预期相位差应用延迟量；

步骤918：结束。

在此实施例中，时钟时序调整单元502提供的延迟时间逐渐提高，因此提高输出电压V_diff以接近目标电压V_target。具体的，一个接一个地使能时钟时序调整单元502中的延迟元件直到第一时钟信号CLK1与第二时钟信号CLK2之间的相位差满足预设标准。也就是说，当输出电压V_diff达到目标电压V_target时(例如输出电压V_diff大于并且非常接近于目标电压V_target，或者输出电压V_diff实质上等于目标电压V_target)则表示成功获得第一时钟信号CLK1与第二时钟信号CLK2之间的预期相位差。

因为DAC性能比连续时间三角积分ADC 302的性能更重要，因此图5中的实施例时钟时序调整单元502调整量化时钟信号CLK_Quan的时钟时序而不是DAC时钟信号CLK_DAC的时钟时序。然而，这并不意味着时钟时序校准电路304仅能够通过延迟量化时钟信号CLK_Quan的时钟时序而达到调节量化时钟信号CLK_Quan与DAC时钟信号CLK_DAC之间的相位差的目的。通过延迟DAC时钟信号CLK_DAC的时钟时序来达到调节量化时钟信号CLK_Quan与DAC时钟信号CLK_DAC之间的相位差的目的同样遵循本发明的精神。总之，调整至少DAC量化时钟信号CLK_Duan与DAC时钟信号CLK_DAC其中之一以校准时钟时序延迟落在本发明考虑的范围之内。

上述的实施例仅用来例举本发明的实施态样，以及阐释本发明的技术特征，并非用来限制本发明的范畴。普通技术人员可依据本发明的精神轻易完成的改变或均等性的安排均属于本发明所主张的范围，本发明的权利范围应以权利要求为准。