在集成有暂态电压抑制器的对称与非对称EMI滤波器中获得线性电容的方法

摘要

一种暂态电压抑制电路，具有单向闭锁与对称双向闭锁(Uni－directional blocking and symmetric bi－directional blocking)能力，该暂态电压抑制电路集成有电磁干扰滤波器(EMI滤波器)，其设置在第一导电类型的半导体衬底上。集成有电磁干扰滤波器的暂态电压抑制电路对于对称双向闭锁结构，包括一个设置在表面上的接地端，对于单向闭锁结构则位于半导体衬底底部，且滤波器包括位于上表面的一个输入端与一个输出端，位于半导体衬底中的至少一个齐纳二极管管与若干个电容，不需用中间浮点本体区，以直接电容耦接方式将接地端耦接至输入端与输出端。

说明书

发明背景

技术领域

本发明主要有关一种制造暂态电压抑制器(transient voltage suppressor，TVS)的电路结构与方法，尤其是关于一种利用齐纳(Zener)二极管与齐纳二极管触发双极性晶体管(bipolar transistor)制造对称双向闭锁暂态电压抑制器的改良式电路结构与方法。

背景技术

在设计及制造电磁干扰滤波器结合暂态电压抑制器的传统技术仍面临技术上的难题，此难题是由于目前实施于EMI滤波器的电容有变化时，滤波性能可能会变得不可靠。底下将进一步讨论，电容变化可能是因为偏压改变及一些包含光、噪声的环境因素所引起。对于音频信号接收而言，当EMI滤波器所执行的功能无法被精确控制时，可能不利于信号接收质量。用于信号接收的特定参数，如截止频率(cutoff frequency)可能会改变，因为当操作环境的条件改变，在EMI滤波器中的电容会变动。因此，现在急需对这种问题提供有效的解决办法。

在音频信号接收的应用上，暂态电压抑制电路(TVS)常利用EMI滤波器来实施。暂态电压抑制电路利用EMI滤波器来实现，EMI滤波器可具有对称或非对称结构，分别如图1A或图1B所示。如图所示，EMI滤波器是用电阻-电容(RC)与电阻-电感(RL)结合来实现及集成一个暂态电压抑制电路。EMI滤波器与TVS集成电路作为单晶装置(monolithic device)，因此利用TVS所实施的EMI滤波器具有较佳过滤效能的优点。一般而言，低通滤波器用来降低频宽在800MHz至3GHz范围内的信号，至少可实现35dB的衰减(attenuation)。另外，这种装置具有低寄生电阻、电容与电感。

利用TVS所实施的EMI滤波器如图1A与图1B所示，EMI滤波器所需的电容一般是由在滤波器中设置齐纳二极管所提供，且齐纳二极管具有固有的结电容。因此，设置于TVS中的二极管的结电容还可作为EMI滤波器的电容使用。然而，此齐纳二极管的结电容也是随偏压变化的。为设计如图1A与图1B所示的EMI滤波器，对称滤波器的偏压是0伏特，非对称滤波器的偏压是Vcc/2伏特，其中Vcc是电源电压。然而，电容会因偏压而变化，导致滤波截止频率随DC偏压改变而造成不可靠的滤波性能。图1C与图1D显示在对称与非对称滤波器中对电容变化的测量；显示对于芯片尺寸封装(chip-scale package，CSP)和双排扁平无引脚封装(DualFlat No Lead，DFN)，电容随DC偏压的变化而变化。

当利用如图1A所示的对称EMI滤波器来实现对称闭锁结构(symmetricalblocking structure)时，齐纳二极管的实现是设来使用浮动结，因为除了与DC偏压有关的电容变化外，二极管结的电容对于环境条件非常敏感，如光与噪声。当EMI与TVS集成装置完成芯片尺寸封装(CSP)后，当使用此集成EMI-TVS装置时需要百分之二十的高电容耐受值以维持可靠的滤波性能，应对如光照等环境条件的变化。

因此，在电路设计及装置制造的领域，有必要提供一种创新且改良过的电路结构与制造方法，以解决上述困难，尤其是有必要提供一个创新且改良过的EMI滤波器，其结合可以提供线性、可控制电容的TVS，以解决相关的限制和困难。

发明内容

本发明的目的是提供一种具有集成EMI滤波器的TVS保护电路，以提供一种改良装置结构，使输入端与接地端间的总电容值仍大致保持在一定值，使此前所讨论的现有技术所遇到的困难与限制得到解决。

本发明的另一个目的是提供一种TVS电路，其集成一个EMI滤波器、至少一个齐纳二极管、若干个并联在输入端与接地端之间的电容，其中当不同偏压施加在输入端与接地端，电容具有大致维持在一定值的总电容值。

本发明的另一个目的是在半导体衬底上形成集成有EMI滤波器的TVS电路，具体过程为：通过形成掺杂区，一方面可以与半导体衬底一起作为齐纳二极管，另一方面，开设两组填有介电材料与多晶硅栅极的沟槽作为金属氧化物半导体(MOS)电容，其中，栅极连接至输入端的MOS电容数目跟栅极连接至接地端的MOS电容数目一样，所以在输入端与接地端施加不同电压，总电容值仍大致保持定值。同样地，两个掺杂区形成于装置输出边作为齐纳二极管的功能。两组填有介电材料与多晶硅栅极的沟槽开设在掺杂区，作为MOS电容，其中栅极连接至输出端的MOS电容数目跟栅极连接至接地端的MOS电容数目一样，所以在输出端与接地端施加不同电压，输出端与接地端间的总电容仍大致保持定值。

本发明的一个较佳实施例，提供一个电路装置，其受到一个集成电磁干扰(EMI)滤波器的暂态电压抑制(TVS)电路的保护。集成EMI滤波器的TVS电路还包括至少一个齐纳二极管，其并联位于输入端与接地端间的若干个电容，且当在输入端与接地端施加相反偏压时，输入端与接地端间的总电容值大致为固定值。在一个实施例中，EMI滤波器包括一个对称滤波器，其连接至输入端的电容数目与连接至接地端的电容数目相等。在另一个实施例中，集成EMI滤波器的TVS电路承载于一个半导体衬底上，且若干个电容包括若干个浅层沟槽，其开设于该半导体衬底中且填充介电材料。在另一个实施例中，集成EMI滤波器的TVS电路承载于一个半导体衬底上，EMI滤波器包括一个对称滤波器，其具有等量浅层沟槽开设于半导体衬底中，作为电容连接至输入端与输出端的功能。在另一个实施例中，集成EMI滤波器的TVS电路承载于一个半导体衬底上，其中输入端形成在半导体衬底中的一个第一掺杂区，接地端形成在半导体衬底中的一个第二掺杂区，半导体衬底还包括位于第一和第二掺杂区之间的深隔离沟槽。在另一个实施例中，集成EMI滤波器的TVS电路承载于一个第一导电型半导体衬底上，输入端形成在半导体衬底中的第一掺杂区，接地端形成在半导体衬底中的第二掺杂区，且半导体衬底还包括一个位于第一与第二掺杂区之间的深隔离沟槽。在另一个实施例中，集成EMI滤波器的TVS电路承载于一个第一导电型半导体衬底上，输入端形成在半导体衬底中的第一掺杂区，接地端形成在半导体衬底中的第二掺杂区，此第一与第二掺杂区掺杂第二导电型，第一与第二齐纳二极管形成于第二导电型的第一、第二掺杂区及第一导电型的半导体衬底之间。

本发明还提供一种集成电磁干扰(EMI)滤波器的暂态电压抑制电路，其承载于第一导电型半导体衬底上。在对称闭锁结构中，集成EMI滤波器的TVS电路包括一个位于上表面上的接地端，位于上表面的一个输入端与一个输出端，位于半导体衬底中的至少一个齐纳二极管与若干个电容，无须中间浮点本体区，而以直接电容耦合方式将接地端耦接至输入端、输出端。在一个实施例中，集成EMI滤波器的TVS电路包括位于一第二导电型的材质中的同一导电型的两个横向掺杂区，以形成双向闭锁齐纳二极管。接触第一掺杂区以形成输入端，接触第二掺杂区以形成接地端。进一步，填有介电材料与一个多晶硅栅极的第一组沟槽位于第一掺杂区，且多晶硅栅极与接地端连接。这就在输入端与接地端之间形成第一组MOS电容。同样地，填有介电材料与一个多晶硅栅极的第二组沟槽位于第二掺杂区，且多晶硅栅极与输入端连接。这就从输入端至接地端之间形成第二组MOS电容，与第一组MOS电容的导电性相反。为了在输入端与接地端之间形成齐纳二极管与MOS电容，重复相同结构。同一导电型的另两个横向掺杂区位于一第二导电型的材质中，以形成一个双向闭锁齐纳二极管。接触第四掺杂区以形成输出端，接触第二掺杂区以形成接地端。进一步，填有介电材料与一个多晶硅栅极的第三组沟槽位于第三掺杂区，且多晶硅栅极与输出端连接。这就在输出端与接地端之间形成第一组MOS电容。同样地，填有介电材料与一个多晶硅栅极的第四组沟槽位于第四掺杂区，且多晶硅栅极与接地端连接。这就从输入端至接地端形成第二组MOS电容，与第一组MOS电容的导电性相反。第二与第三掺杂区都是接地端，由金属短接在一起。

对于本领域的普通技术人员，阅读下列显示在不同图式的较佳实施例的详细内容，本发明的这些目的或其它目的、优点将无疑变得显而易知。

附图说明

图1A至1B为本发明EMI滤波器结合TVS电路的电路图；

图1C至1D为因直流偏压改变，显示电容值变化的示意图；

图2为本发明结合TVS的对称EMI滤波器的截面图；

图3为电容值随偏压变化的函数图形，总电容值大致保持固定，因为第一与第二电容的互补特性现在提供在本发明的EMI-TVS装置中；

图4为显示本发明结合TVS的对称EMI滤波器的截面图；

图5针对图4所显示的EMI-TVS装置，显示其电容值对于直流偏压变化的示意图。

具体实施方式

参照图2，为本发明的一个结合了暂态电压抑制器(TVS)的对称EMI滤波器。结合TVS的对称EMI滤波器承载在一个N+衬底110与一个N型外延层115上，在左边具有一个输入边(input side)，右边具有一个输出边。衬底的输入边是用具有P型掺杂物的第一掺杂本体区120-1与第二掺杂本体区120-2来进行掺杂的。一个齐纳二极管122-1形成在第一掺杂本体区120-1与N型外延层之间。另一个齐纳二极管122-2形成在第二掺杂本体区120-2与N型外延层115之间。第一掺杂本体区120-1用第一接触掺杂区125-1与第二接触掺杂区125-2形成，以电性接触电极130-1与130-2而接收里面的输入电压。第一掺杂本体区120-1还具有若干个填满介电材料的浅层沟槽135-1、135-2、135-3，和一个多晶硅栅极以作为MOS电容的功能。沟槽电容135-1与135-3电性连接接地端，通过金属触点(metal contact)140-1至140-3连接到位于衬底上表面的触点金属(contact metal)145，且触点金属连接接地端。第二掺杂本体区120-2也是用一个第一接触掺杂区125G-1与一个第二接触掺杂区125G-2形成，以电性接触电极130G-1与130G-2进而电性接触接地电压。第二掺杂本体区120-2还具有若干个填满介电材料的浅层沟槽135’-1、135’-2、135’-3和一个多晶硅栅极以作为MOS电容的功能。沟槽电容135’-1与135’-3分别经由金属触点140’-1至140’-3，然后经由位于衬底上表面的触点金属145’电性连接输入电压。有两个深隔离沟槽150-1与150-2位于第一掺杂本体区120-1与第二掺杂本体区120-2间。深沟槽150-1与150-2作为隔离目的。本装置结构具有一个横向寄生PNP晶体管(lateral parasiticPNP transistor)。在横向PNP晶体管基极区深沟槽的增加将大大减少寄生晶体管的增益(gain)，由此移除任何不想要的电流路径。

衬底的输出边也是用具有P型掺杂物的第一掺杂本体区170-1与第二掺杂本体区170-2进行掺杂。第一掺杂本体区170-1用一个第一接触掺杂区175-1与一个第二接触掺杂区175-2形成，以电性接触(electrical contacting)电极180-1与180-2而提供一个输出电压。一个齐纳二极管172-1形成在第一掺杂本体区170-1与N型外延层115之间。另一个齐纳二极管172-2形成在第二掺杂本体区170-2与N型外延层115之间。第一掺杂本体区170-1还具有若干个其中填满介电材料的浅层沟槽185-1、185-2、185-3，和一个多晶硅栅极以作为MOS电容的功能。沟槽电容185-1与185-3分别经由金属触点190-1至190-3，然后经由位于衬底上表面的触点金属195电性连接接地端。第二掺杂本体区170-2也是用第一接触掺杂区175G-1与第二接触掺杂区175G-2形成，以电性接触电极180G-1与180G-2而电性接触接地电压。第二掺杂本体区170-2还具有若干个浅层沟槽185’-1至185’-3，其填满介电材料与一个多晶硅栅极以作为MOS电容的功能。浅层沟槽185’-1至185’-3分别通过金属触点190’-1至190’-3，然后通过位于衬底上表面的触点金属195’电性连接输出电压。两接地本体区120-2与170-2与金属200短接在一起(shorttogether)。输入端130与输出端180用串联电阻205连接，串联电阻205由多晶硅层所形成，作为在EMI-TVS装置输入端与输出端间的过滤电阻。有两个深隔离沟槽150’-1与150’-2位于第一掺杂本体区170-1与第二掺杂本体区170-2间。深沟槽170-1与170-2作为隔离目的。本装置结构具有一个横向寄生PNP晶体管。在横向PNP晶体管基极区的深沟槽的增加将大大减少寄生晶体管的增益，由此移除任何不想要的电流路径。

参照图3，显示电容对电压的变化，即MOS电容的电容值-电压(C-V)图。在图3中的电容值-电压图显示对于沟槽电容的一般C-V关系。电容形成于浅层沟槽中的沟槽多晶硅之间。一半的沟槽电容的栅极端连接至输入端，另一半沟槽电容的栅极端连接至接地端。因此，C₁代表输入端与接地端之间所有电容值的一半，C₂代表从输入端至接地端所有电容值的另一半。如C-V曲线图所示，电容值C₁与C₂的变化相互对称。因此，这两个电容值C₁、C₂之总和C_total保持在一定值，与电压变化无关。滤波操作的对称乃利用连接一半数量的沟槽至输入端，而连接另一半数量的沟槽至接地电压达成。

参照图4，是根据本发明改良装置结构的结合暂态电压抑制(TVS)电路200的非对称EMI滤波器的截面图。结合TVS电路200的EMI滤波器承载于半导体衬底210上，半导体衬底210有一个底部电极205连接接地电压。EMI滤波器与TVS装置200左边具有一个输入边，右边具有一个输出边。在输入边，衬底210包括若干个位于N+衬底210上的N型外延层215中的沟槽270-1、270-2、270-3位于N+衬底210上的N型外延层215中。沟槽270-1至270-3与外延层215经由通过金属触点265-1至265-3穿过绝缘层230来连接输入电压。齐纳二极管利用一个垂直NPN晶体管来形成，而晶体管受一个横向齐纳二极管触发。NPN的集电极利用N+掺杂层225来完成，基极利用P掺杂层240来完成。发射极利用N+掺杂衬底210来形成。NPN的触发利用形成在N+集电极255与P基极240间的横向齐纳二极管来完成。使用一个隔离浅P型植入来调整P型本体的表面掺杂为使用一个隔离浅P型植入去，从而控制齐纳击穿电压。使用一个浅P+植入层245让横向齐纳二极管的P阳极与接地端短路。一个隔离金属225用于接触浅P+植入层并通过N+掺杂层220和N型外延层215将浅P+植入层连接至衬底。

在输出边，衬底210包括若干个位于N+衬底210上的N型外延层215中的沟槽270’-1、270’-2、270’-3。沟槽270’-1至270’-3与外延层215经由金属触点265’-1至265’-3穿过绝缘层230’来连接输出电压。齐纳二极管利用一个垂直NPN晶体管来形成，而晶体管受一个横向齐纳二极管触发。NPN的集电极利用N+掺杂层255’来形成，基极利用P掺杂层240’来形成。发射极利用N+掺杂衬底210来形成。对于NPN的触发利用形成在N+集电极255’与P基极240’间的横向齐纳二极管来实施。使用一个隔离浅P型植入来调整P型本体的表面掺杂，从而控制齐纳击穿电压。使用一个浅P+植入层245’让横向齐纳二极管的P阳极与接地端短路。一个隔离金属225’用于接触浅P+植入层并通过N+掺杂层220’与N型外延层215将浅P+植入层连接至衬底。输入端250与输出端250’用一个串联电阻连接，串联电阻由多晶硅层所形成，作为在EMI-TVS装置200之输入端与输出端间的过滤电阻。

在EMI-TVS集成装置中，有一个直接电容耦合(direct capacitivecoupling)于输入端250、输出端250’与接地端205之间，而无须在输入输出端与接地端之间用浮点本体(floating body)。因为当在输入端250与输出端250’、接地端205间有浮点本体，电容需要较小的区域，从输入端、输出端至接地端的总电容值将是两个结电容的串联电容值，此串联电容值将比单独结电容值小很多。因为是直接电容耦合，不用浮动基极，所以对光或其它环境条件的改变没有反应。而且，由于对正偏压、负偏压具有对称电容值，所以滤波电容值与直流偏压(DC bias)无关。固定电容值在实际应用中具有特殊的优点，因为具有固定电容值的装置可通过低频率声音或数据信号，此声音或数据信号能在整个装置的供应电压的范围，从+Vcc至-Vcc改变。假设高频射频信号(RF signal)被本装置滤波，RF信号将大于低频信号的最高信号。相对的，假若滤波电容值是电压值的函数，随电压值变化，则装置的滤波性能也根据低频率声音或数据信号的电压电平(voltage level)而改变。当0伏特偏压时，滤波器可以达到RF信号的高衰减值(attenuation)，但电容值随偏压减少，在+/-Vcc偏压时，衰减值将大大减少。本发明通过使用非对称EMI滤波器结合TVS电路200，解决这些困难。

图5显示电容值对直流偏压的变化。电容值形成在累加态(accumulationmode)下，电容值形成在MOS装置中的沟槽多晶硅至N型外延层与N+源极区间。因为正偏压，N型外延层处于累加态、从栅极至衬底的电容值为MOS氧化电容值，所以电容值不会随着偏压而改变。

以上所述之实施例仅为说明本发明的技术思想及特点，其目的在使本领域内技术人员能够了解本发明的内容并据以实施，当不能以之限定本发明的范围，即凡依本发明所公开的内容而作的均等变化或修饰，仍应涵盖在本发明的权利要求之内。