一种双功率时钟三值钟控绝热逻辑电路

摘要

本发明公开了一种双功率时钟三值钟控绝热逻辑电路，包括设置有信号输入端、反信号输入端、信号输出端、反信号输出端、第一采样节点、第二采样节点、第一功率时钟端和钟控时钟端的钟控传输门绝热逻辑基本电路及四个具有自举效应的NMOS管，第一NMOS管的漏极与第二NMOS管的源极相连接，第三NMOS管的漏极与第四NMOS管的源极相连接，第一NMOS管的源极与第三NMOS管的源极并接于第二功率时钟端，第二NMOS管的漏极与信号输出端相连接，第四NMOS管的漏极与反信号输出端相连接，第三NMOS管的栅极与第二NMOS管的栅极并接于第一采样节点，第一NMOS管的栅极与第四NMOS管的栅极并接于第二采样节点，与三值DPL缓冲/反相电路相比平均功耗节约可达72％。

说明书

技术领域

本发明涉及一种多值绝热电路，尤其是涉及一种双功率时钟三值钟控绝热逻辑电路。

背景技术

目前，大规模集成电路几乎以超越Moore定律的速度发展着，在一块芯片上所能集成的电路规模越来越大，速度越来越快，其功耗也将越来越大。巨大的功耗不仅使各种便携式设备遇到电源方面的困难，而且芯片的过热亦导致它们易于工作失效与寿命缩短。另一方面由于半导体工艺技术的进步，门电路等占用的面积急剧下降，相反在VLSI的基片中，有70％以上的硅片面积用于布线。由此限制了电路的集成度、提高了生产成本，而且由于线路间的电磁效应，也必将导致电路降低性能、甚至产生意想不到的错误。

由于多值逻辑电路可以提高单线携带信息的能力和集成电路的信息密度，而且可以减少VLSI的引线数和引脚的数量，从而可以相应提高电路空间和时间的利用率，增强电路的数据处理能力。但目前多值逻辑电路大都采用二值元件来实现，因此电路结构相当复杂，功耗十分巨大。

图1给出了三值DPL(Double Pass-transistor Logic)缓冲器/反相器的电路图，在该电路中，取和逻辑值0，1，2相对应的三种物理电压源为地(0)，V_DD/2和V_DD。其工作原理为：

当输入x＝0，x＝2时，电路中NMOS管m₈和PMOS管m₉导通。此时的x＝0，x＝2将分别被传输至输出端out和out。由于高电平是经PMOS管传输，因此无阈值电压损失。当x＝1，x＝1时，由于PMOS管m₁，m₂导通，因此NMOS管m₅，m₆的栅极电压为V_DD，这导致m₅，m₆导通，中间电平V_DD/2将传输至输出端。由于此时x和x均为1，因此实际上该电路中的电压源V_DD/2也可省去，而改接x或x。这会导致输入信号x和x的负载电容不对称，因此在对x和x二路信号传输延迟一致性要求较高的应用场合可以采用接V_DD/2的方案。当x＝2，x＝0时，PMOS管m₇和NMOS管m₁₀导通，此时高电平x＝2经PMOS管传输至输出端out，低电平x＝0由NMOS管传输至输出端out。图1中m₃，m₄的作用是给m₅，m₆的栅极电荷提供一个放电通路以确保当输入x＝0(x＝2)及x＝2(x＝0)时m₅，m₆可靠截止。通过上述分析表明该电路实现的是三值信号的缓冲和反相功能。

该电路的优点是结构较为简单且十分规则，有利于版图设计，输入信号的负载对称性好，无直流通路，无阈值电平损失以及完全基于标准CMOS工艺而无需调整阈值电压。但该电路采用直流电源供电，输出信号的变化是通过电源或输入信号对节点电容充电及节点电容对地放电来实现的。在这一过程中，从电源或输入信号汲取的电荷传至节点电容，然后泄放到地端，这是一个电能至热能的不可逆转换过程，即对能量的使用是由电源→输出接点→地(0)的一次性使用方式。对节点电容的每一次充电(或放电)将导致CV_DD²/2的能量损耗，因此节省功耗的幅度有限。

具有能量恢复功能的绝热(Adiabatic)技术，采用交流脉冲电源驱动电路，使电源中的电感和电路中的节点电容形成振荡回路，可有效回收注入电路节点电容中的电荷，实现能量恢复，并减少或避免因耗能元件电阻引起的由电能转换为热能这一不可逆过程中的能量损耗，故绝热电路具有极低的功耗。

发明内容

本发明所要解决的技术问题是提供一种双功率时钟三值钟控绝热逻辑电路，该电路具有正确的逻辑功能和显著的低功耗特性。

本发明解决上述技术问题所采用的技术方案为：一种双功率时钟三值钟控绝热逻辑电路，包括一个钟控传输门绝热逻辑基本电路，所述的钟控传输门绝热逻辑基本电路设置有信号输入端、反信号输入端、信号输出端、反信号输出端、第一采样节点、第二采样节点、第一功率时钟端和钟控时钟端，该电路还包括四个具有自举效应的NMOS管即第一NMOS管、第二NMOS管、第三NMOS管和第四NMOS管，所述的第一NMOS管的漏极与所述的第二NMOS管的源极相连接，所述的第三NMOS管的漏极与所述的第四NMOS管的源极相连接，所述的第一NMOS管的源极与所述的第三NMOS管的源极并接于第二功率时钟端，所述的第二NMOS管的漏极与所述的信号输出端相连接，所述的第四NMOS管的漏极与所述的反信号输出端相连接，所述的第三NMOS管的栅极与所述的第二NMOS管的栅极并接于所述的第一采样节点，所述的第一NMOS管的栅极与所述的第四NMOS管的栅极并接于所述的第二采样节点。

所述的钟控传输门绝热逻辑基本电路由两个钟控NMOS管即第五NMOS管和第六NMOS管、两个自举操作的NMOS管即第七NMOS管和第八NMOS管及组成CMOS-latch结构的两个PMOS管即第一PMOS管和第二PMOS管与两个NMOS管即第九NMOS管和第十NMOS管组成，所述的第一PMOS管的漏极、所述的第二PMOS管的栅极、所述的第十NMOS管的栅极、所述的第九NMOS管的漏极与所述的第七NMOS管的漏极并接于所述的信号输出端，所述的第二PMOS管的漏极、所述的第一PMOS管的栅极、所述的第九NMOS管的栅极、所述的第十NMOS管的漏极与所述的第八NMOS管的漏极并接于所述的反信号输出端，所述的第一PMOS管的源极、所述的第七NMOS管的源极、所述的第八NMOS管的源极与所述的第二PMOS管的源极并接于所述的第一功率时钟端，所述的第七NMOS管的栅极与所述的第五NMOS管的漏极并接于所述的第一采样节点，所述的第八NMOS管的栅极与所述的第六NMOS管的漏极并接于所述的第二采样节点，所述的第九NMOS管的源极与所述的第十NMOS管的源极并接于地，所述的第五NMOS管的源极与所述的信号输入端连接，所述的第六NMOS管的的源极与所述的反信号输入端连接，所述的第五NMOS管的栅极和所述的第六NMOS管的栅极均与所述的钟控时钟端连接。

与现有技术相比，本发明的优点在于将多值逻辑电路的高信息密度特性和绝热电路的低功耗特性相结合。本发明的一种双功率时钟三值钟控绝热逻辑电路是采用双功率时钟的具有极低功耗的三值绝热电路，它的操作分为2级，第一级在钟控时钟的控制下通过二个钟控NMOS管对输入信号进行采样；第二级在二个功率时钟的工作节奏下，通过自举操作的NMOS管以及组成CMOS-latch结构的PMOS管和NMOS管对负载充放电，使电路实现三值输入和输出，输出波形完整，同时极大地降低了电路的功耗，与三值DPL缓冲/反向电路相比，本发明的平均功耗节约可达72％。

附图说明

图1为三值DPL缓冲/反相电路示意图；

图2为本发明的电路示意图；

图3为钟控传输门绝热逻辑基本电路示意图；

图4为本发明的操作时序示意图；

图5为本发明的输入信号in为“210210...”的模拟波形图；

图6为三值DPL缓冲/反相电路和本发明的电路在输入信号in为“210210...”时的瞬态能耗模拟波形对比图。

具体实施方式

以下结合附图实例对本发明作进一步详细描述。

如图2所示，一种双功率时钟三值钟控绝热逻辑电路(double power clock ternaryclocked transmission gate adiabatic logic，DTCTGAL)，包括一个钟控传输门绝热逻辑基本电路，钟控传输门绝热逻辑基本电路设置有信号输入端in、反信号输入端inb、信号输出端out、反信号输出端outb、第一采样节点x、第二采样节点y、第一功率时钟端Φ和钟控时钟端Φ，该电路还包括四个具有自举效应的NMOS管即第一NMOS管N₁、第二NMOS管N₂、第三NMOS管N₃和第四NMOS管N₄，第一NMOS管N₁的漏极与第二NMOS管N₂的源极相连接，第三NMOS管N₃的漏极与第四NMOS管N₄的源极相连接，第一NMOS管N₁的源极与第三NMOS管N₃的源极并接于第二功率时钟端Φ₁，第二NMOS管N₂的漏极与信号输出端out相连接，第四NMOS管N₄的漏极与反信号输出端outb相连接，第三NMOS管N₃的栅极与第二NMOS管N₂的栅极并接于第一采样节点x，第一NMOS管N₁的栅极与第四NMOS管N₄的栅极并接于第二采样节点y。

钟控传输门绝热逻辑(clocked transmission gate adiabatic logic，CTGAL)基本电路如图3所示，它是一种采用二相无交叠功率时钟的具有极低功耗的绝热电路，钟控传输门绝热逻辑基本电路由两个钟控NMOS管即第五NMOS管N₅和第六NMOS管N₆、两个自举操作的NMOS管即第七NMOS管N₇和第八NMOS管N₈及组成CMOS-latch结构的两个PMOS管即第一PMOS管P₁和第二PMOS管P₂与两个NMOS管即第九NMOS管N₉和第十NMOS管N₁₀组成，第一PMOS管P₁的漏极、第二PMOS管P₂的栅极、第十NMOS管N₁₀的栅极、第九NMOS管N₉的漏极与第七NMOS管N₇的漏极并接于信号输出端out，第二PMOS管P₂的漏极、第一PMOS管P₁的栅极、第九NMOS管N₉的栅极、第十NMOS管N₁₀的漏极与第八NMOS管N₈的漏极并接于反信号输出端outb，第一PMOS管P₁的源极、第七NMOS管N₇的源极、第八NMOS管N₈的源极与第二PMOS管P₂的源极并接于第一功率时钟端Φ，第七NMOS管N₇的栅极与第五NMOS管N₅的漏极并接于第一采样节点x，第八NMOS管N₈的栅极与第六NMOS管N₆的漏极并接于第二采样节点y，第九NMOS管N₉的源极与第十NMOS管N₁₀的源极并接于地，第五NMOS管N₅的源极与信号输入端in连接，第六NMOS管N₆的的源极与反信号输入端inb连接，第五NMOS管N₅的栅极和第六NMOS管N₆的栅极均与钟控时钟端Φ连接。

该电路中所有的NMOS管的衬底均与地相连接，所有的PMOS管的衬底均与直流电源V_DD相连接。

图4给出了本发明电路在输入信号为“201021...”时的模拟波形。在图4所示的六个周期中，第一、五周期输入为2、0，第二、四周期输入为0、2，第三、六周期输入为1、1。因本发明的电路为对称结构，故输入为0、2时的工作特性与输入为2、0时相同。现分别以第一、三周期为例，对图2所示的DTCTGAL电路的工作特性进行分析。将脉冲周期分别分成六个时间段，如T₁...T₆和T₁′...T₆′。

第一周期：

T₁期间，输入in和时钟Φ电平升高，输入inb和功率时钟Φ₁、Φ为低电平。N₅导通，对节点x进行充电直至V_DD-V_TN(V_TN为NMOS管N₅的阈值电压)；同时N₆导通，使节点y保持在零电平。N₇导通，N₈截止，同时，与Φ₁相连的支路N₁、N₂，N₃、N₄均截止，此时由于功率时钟Φ₁、Φ均为零电平，所以输出端out、outb均保持在零电平不变。此刻，时钟Φ完成对输入信号的采样。

T₂期间，保持输入信号的采样值。

T₃期间，时钟Φ电平下降，N₅截止，节点x保持采样值不变。

所以，时间段T₁-T₃为采样期，实现对输入信号采样。

T₄期间(逻辑赋值期)，Φ保持低电平，而功率时钟Φ₁、Φ电平开始升高，这时N₅、N₆均截止，使得节点x为浮动高电平，节点y为浮动低电平。由于x与Φ₁、Φ间存在寄生电容，节点x将因自举作用而使它的电平超过V_DD-V_TN。N₇已经导通，功率时钟Φ在低电平时通过N₇对输出out赋值，无阈值损失。当out电平高于N₁₀的开启阈时，N₁₀导通，从而使outb箝位至地。当Φ电平超过|V_TP|(V_TP为PMOS管P₁的阈值电压)时，P₁导通，功率时钟Φ在高电平时通过P₁对输出out赋值，无阈值损失。从而out通过N₇和P₁组成的互补传输门箝位于Φ。

T₅期间(保持期)，out保持在功率时钟Φ峰值V_DD，outb箝位在零电平。

T₆期间(能量恢复期)，节点x、y仍保持原来的浮动状态，out通过N₇和P₁组成的传输门跟随Φ下降到0。

第三周期：

T₁′期间，输入in、inb对节点x、y均充电至V_DD/2，N₁、N₂，N₃、N₄均导通，与Φ相连的支路N₇，N₈截止。T₂′、T₃′期间的工作特性与第一周期相同，即节点x、y保持采样值不变。

T₄′期间(逻辑赋值期)，功率时钟Φ₁分别通过N₁、N₂和N₃、N₄对输出out、outb赋值，使得out、outb跟随Φ₁上升并箝位于Φ₁，此时N₉、N₁₀截止。节点x、y因自举作用而使电平超过V_DD/2。

T₅′期间(保持期)，输出out、outb均保持在V_DD/2。

T₆′期间(能量恢复期)，out、outb分别通过N₁、N₂和N₃、N₄组成的通路随Φ₁下降到0。

此DTCTGAL电路通过自举操作的NMOS管和CMOS-latch结构确保输出端始终跟随功率时钟Φ₁、Φ变化，消除了在赋值初期或能量恢复末期因阈值损失而产生的非绝热功耗，从而有效降低了功耗。

采用TSMC 0.25μm CMOS工艺器件参数，对本发明的一种双功率时钟三值钟控绝热(DTCTGAL)电路进行功能模拟，如图5所示。其中功率时钟Φ、Φ₁的幅值电压分别为2.5V、1.25V，NMOS宽长比均取W/L＝0.36μm/0.24μm，PMOS宽长比均取W/L＝0.72μm/0.24μm。in、inb为互补的输入信号，out、outb为双轨互补输出信号。分析图5可以发现，输出信号比输入信号延迟半个时钟周期，符合DTCTGAL电路的特点。

图6给出了三值DPL缓冲/反向电路和DTCTGAL电路在输入信号in为“210210...”时的瞬态能耗模拟波形。横坐标为模拟时间，纵坐标为能耗。电路瞬态能耗曲线的上升部分反映电源向电路注入能量，下降部分表明由电源回收能量，曲线凹底的渐升现象反映电路的能耗。在1.8μs时间内，三值DPL缓冲/反向电路的瞬态能耗为1.82pJ，而DTCTGAL单元电路的瞬态能耗为0.5pJ，平均功耗节约达72％。