一种利用D触发器检测两路方波输入信号相位差的方法

摘要

本发明公开了一种利用D触发器检测两路方波输入信号相位差的方法，本发明采用两个D触发器的时钟信号输入口作为两路被测信号的输入端，能实现对两路方波信号IN1和IN2相位差0～360°的检测，电路结构简单可靠，抗干扰能力强。由于一般D触发器的触发响应时间极短，能使测量精度达到纳秒级。另外，本发明使用的器件很普通，避免了在高时钟频率下工作，容易实施，适用范围广，能有效应用于工业场所。

说明书

技术领域：

本发明涉及一种利用D触发器检测两路方波输入信号相位差的方法，属于电子技术应用领域。

背景技术：

随着电子技术的发展，鉴相器在电子技术中的应用越来越广泛，但现有的鉴相器结构较为复杂，如采用记数的方式来记录相位差，要达到纳秒级的测试精度，需要高达100MHz的时钟频率，此时，对器件需求、电路综合布线防干扰方面要求极高，实施难度极大。众所周知，D触发器在输入信号为单端的情况下，用来最为方便，其状态方程为Qn+1＝Dn，其输出状态的更新发生在CP脉冲的上升沿，故又称为上升沿触发的边沿触发器，触发器的状态只取决于时钟到来前D端的状态，D触发器的应用很广，可用作数字信号的寄存、位移寄存、分频和波形发生等，但是尚未发现其用在方波信号鉴相上。

发明内容：

本发明要解决的问题是：本发明提供一种简单可靠，测量精度高，易实施，利用D触发器检测两路方波输入信号相位差的方法。

本发明的技术方案是：它采用两个D触发器DA和DB，将触发器DA和DB的D₁端、PRE₁端、D₂端和PRE₂端接高电平VDD，触发器DA的CLR₁端与触发器DB的Q₂端相接，并将其经电阻R1后

与触发器DB的CLR₂端相接，将触发器DA和DB的时钟信号输入口CLK₁端和CLK₂端作为两路被测的信号输入口IN1和IN2，触发器DA的Q₁端作为信号输出端OUT；信号输入口IN1的上升沿能使信号输出端OUT输出高电平，而信号输入口IN2的上升沿使信号输出端OUT输出低电平，则被测的两路信号之间的时间间隔为信号输出端OUT输出的一个周期内高电平的脉宽，从而计算出两信号之间的相位差。

由于采用上述技术方案，与现有技术比较，本发明采用两个D触发器的时钟信号输入口作为两路被测信号的输入端，能实现对两路方波信号IN1和IN2相位差0～360°的检测，电路结构简单可靠，抗干扰能力强。由于一般D触发器的触发响应时间短，能使测量精度达到纳秒级。另外，本发明使用的器件很普通，避免了在高时钟频率下工作，容易实施，适用范围广，能有效应用于工业场所。

附图说明

图1是本发明的单元原理图；

图2是D触发芯片的功能表。

具体实施方式

本发明的实施例，它采用两个D触发器DA和DB，将触发器DA和DB的D₁端、PRE₁端、D₂端和PRE₂端接高电平VDD，触发器DA的CLR₁端与触发器DB的Q₂端相接，并将其经电阻R1后与触发器DB的CLR₂端相接，将触发器DA和DB的时钟信号输入口CLK₁端和CLK₂端作为两路被测的信号输入口IN1和IN2，触发器DA的Q₁端作为信号输出端OUT；

这样连接以后，当信号输入口INT2有上升沿脉冲时，触发器DB的Q₂端输出低电平，使得触发器DA无效，信号输出端OUT输出低电平；经过电阻R1延时以后，触发器DB的CLR₂端接收到低电平；当触发器DB的PRE₂端为高电平、CLR₂端为低电平时，Q₂端输出高电平，使得触发器DA被使能处于工作状态，若此时，信号输入口INT1有一个上升沿脉冲输入，则信号输出端OUT输出高电平；当触发器DB的信号输入口INT2有一个上升沿脉冲输入，则Q₂端的输出由高电平变成了低电平，这时又使得触发器DA无效，信号输出端OUT输出低电平。由于触发器DB的CLR₂端在电阻R1的延时作用下，接收到低电平的时间迟于触发器DA的CLR₁端，经过延迟的时间后触发器DB的Q₂端再次输出高电平。

所以信号输入口IN1的上升沿能使信号输出端OUT输出高电平，而信号输入口IN2的上升沿使信号输出端OUT输出低电平，则被测的两路信号之间的时间间隔为信号输出端OUT输出的相位差信号的一个周期内高电平的脉宽，继而可通过现有的方法计算出两信号之间的相位差(例如可通过跳转的方式得到鉴相方波，后续电路对方波进行积分、A/D处理后即可得到对应的相位差数字量)。