非易失性存储器及用于在初始编程电压的修整期间减少擦除/写入循环的方法

摘要

高性能非易失性存储器装置具有针对个别类型的存储器页及字线而修整的编程电压。在连续的编程循环中测试存储器的每一可擦除块内的字线群组以最小化引发过多数量的擦除/编程循环的问题。从存储器页中的类似存储器页的样本的统计结果导出给定类型的存储器页的最佳编程电压。

说明书

技术领域

本发明大体来说涉及非易失性半导体存储器，例如电可擦除可编程只读存储器(EEPROM)及快闪EEPROM，且具体来说涉及确定各种存储器单元群组的最佳初始编程电压。

背景技术

近来，具有电荷非易失性存储能力的固态存储器(尤其是呈封装为小形式因数卡的EEPROM及快闪EEPROM形式的固态存储器)已成为各种各样的移动及手持式装置(特别是信息用具及消费者电子产品)中的首选存储装置。与同样为固态存储器的RAM(随机存取存储器)不同，快闪存储器是非易失性的且即使在电力关断之后仍保留其存储的数据。尽管快闪存储器成本较高，但其越来越多地用于大容量存储应用中。基于旋转磁性媒体的常规大容量存储装置(例如，硬驱动器及软磁盘)不适用于移动及手持式环境。原因在于磁盘驱动器往往较为笨重，易于发生机械故障，且具有高延迟及高功率需求。这些不受欢迎的属性使得基于磁盘的存储装置不能用于大多数移动及便携式应用中。另一方面，快闪存储器，无论是嵌入式还是可抽换卡形式，均可理想地适用于移动及手持式环境中，因为其具有大小较小、功率消耗低、速度高及可靠性高的特征。

EEPROM及电可编程只读存储器(EPROM)是可被擦除并使新数据被写入或“编程”到其存储器单元中的非易失性存储器。两者均利用场效晶体管结构中的浮动(未连接)导电栅极，所述浮动导电栅极定位在半导体衬底中的沟道区上方、源极区与漏极区之间。然后，在所述浮动栅极上方提供控制栅极。晶体管的阈值电压特性由所述浮动栅极上所保留的电荷量控制。也就是说，对于浮动栅极上的给定电荷级，必须在向所述控制栅极施加对应的电压(阈值)之后，晶体管才会被“接通”以准许其源极区与漏极区之间的传导。

所述浮动栅极可保持电荷范围，且因此可被编程为阈值电压窗口内的任何阈值电压电平。所述阈值电压窗口的大小由装置的最小及最大阈值电平来定界，而装置的最小及最大阈值电平又对应于可被编程到浮动栅极上的电荷范围。阈值窗口通常取决于存储器装置的特性、操作条件及历史。原则上，所述窗口内每一不同的可解析阈值电压电平范围可用于指定所述单元的确切存储器状态。

在通常的两状态EEPROM单元中，建立至少一个电流断点级以将传导窗口划分为两个区。在通过施加预定的固定电压对单元进行读取时，其源极/漏极电流会通过与所述断点级(或参考电流I_REF)相比较而解析为存储器状态。如果所读取的电流高于所述断点级的电流，那么可确定所述单元处于一个逻辑状态(例如，“0”状态)。另一方面，如果所述电流低于所述断点级的电流，那么可确定所述单元处于另一逻辑状态(例如，“1”状态)。因此，此种双状态单元存储一个数字信息位。经常提供可在外部编程的参考电流源作为存储器系统的部分以产生断点级电流。

为增加存储器容量，随着半导体技术状态的进步，正以越来越高的密度制作快闪EEPROM装置。用于增加存储容量的另一方法是使每一存储器单元存储两种以上状态。

对于多状态或多级EEPROM存储器单元，传导窗口通过一个以上断点划分为两个以上区，使得每一单元能够存储一个以上数据位。因此，给定EEPROM阵列可存储的信息随着每一单元可存储的状态数量的增加而增加。具有多状态或多级存储器单元的EEPROM或快闪EEPROM已说明于第5,172,338号美国专利中。

通常通过两种机制中的一种将充当存储器单元的晶体管编程为“经编程”状态。在“热电子注入”中，施加到漏极的高电压使电子加速穿过衬底沟道区。同时，施加到控制栅极的高电压将热电子穿过薄的栅极电介质拉到浮动栅极上。在“穿隧注入”中，相对于衬底向控制栅极施加高电压。以此方式，将电子从衬底拉到中间浮动栅极。

可通过若干机制来擦除存储器装置。对于EPROM，可通过紫外线辐射从浮动栅极移除电荷来对存储器进行整体擦除。对于EEPROM，可通过相对于控制栅极向衬底施加高电压以促使浮动栅极中的电子穿隧薄氧化物到达衬底沟道区(即，福勒-诺德海姆(Fowler-Nordheim)穿隧)来对存储单元进行电擦除。通常，可逐字节地擦除EEPROM。对于快闪EEPROM，可同时或每次一个或一个以上块地电擦除存储器，其中块可由存储器的512个字节或更多构成。

存储器装置通常包含可安装于卡上的一个或一个以上存储器芯片。每一存储器芯片包含由外围电路(例如，解码器及擦除、写入及读取电路)支持的存储器单元阵列。较复杂的存储器装置通过外部存储器控制器操作，所述外部存储器控制器执行智能及较高级的存储器操作及介接。

当单元被编程为给定状态时，其经历连续的编程电压脉冲，每次向浮动栅极添加增量电荷。在脉冲之间，对所述单元进行回读或检验以相对于断点级确定其源极-漏极电流。在电流状态经检验达到所需状态时，编程停止。所使用的编程脉冲序列可具有增加的周期或振幅以抵消编程到所述存储器单元的电荷存储单位中的累积电子。编程电路通常向选定字线施加一系列编程脉冲。以此方式，可对其控制栅极连接到所述字线的存储器单元页一同进行编程。

为实现良好的编程性能，必须最佳地选择初始编程电压V_PGM0及步长。如果所述初始编程电压V_PGM0选择得太低，那么其可需要过多数量的编程脉冲以达到目标状态。另一方面，如果V_PGM0选择得太高，尤其在多状态存储器中，那么编程可在第一脉冲中超出目标状态。最佳初始编程电压V_PGM0将在几个步骤中达到所述目标状态。最佳V_PGM0对制造偏差相当敏感且传统上在工厂通过测试来确定所述最佳V_PGM0。此是称作V_PGM0修整的过程。

常规上，在从工厂发货之前，设置专用存储器测试器以并行测试若干存储器芯片。所述测试中的一者是确定最佳初始编程电压(V_PGM0修整)。因此，通过作为昂贵专用机器的存储器测试器来执行常规V_PGM0修整。此外，其往往以逐段方式测试每一子线，在已完成对当前一个字线的测试之后移动到下一字线。以此方式，在编程循环中对字线上的存储器单元页进行编程以测试其是否可被编程为目标图案(例如，“0000...0”，其中“0”表示给定的经编程状态)。所述编程循环通常使用来自第一开始编程电压的一系列编程电压脉冲。然后，在检验操作中回读所述页以确定其是否已被恰当地编程为目标图案。如果未经编程检验，那么擦除单元的页/字线且再次在下一编程循环中以经递增的开始编程电压对其进行重新编程。重复此过程直到所述页经编程检验。以此方式，所述确定可由使得所述页能够经编程检验的开始编程电压的值组成。

可需要以增加的初始编程电压针对多个编程循环进行若干试验来获得使得所述页能够被恰当编程的一个初始编程电压。可看出，在常规V_PGM0修整中，在使用经递增的开始电压执行下一编程循环之前必须对页进行擦除。因此，在这些试验期间可多次擦除携载所述页的存储器单元的字线。此外，还对同一擦除块中的所有其它字线进行擦除循环。

由于非易失性存储器装置每次进行擦除/编程循环时所遭受的与耐用性相关的力，所述装置具有有限的使用寿命。举例来说，快闪EEPROM装置的耐用性是其经受给定数量的编程/擦除循环的能力。限制非易失性存储器装置的耐用性的物理现象是电子在所述装置的有源电介质膜中的捕集。参照图2，在编程期间，穿过电介质界面从衬底向电荷存储单位注入电子。类似地，在擦除期间，穿过电介质界面从电荷存储单位抽取电子。在两种情况下，一些电子被所述电介质界面捕集。被捕集的电子在后续编程/擦除循环中与所施加的电场相对，从而导致经编程的阈值电压变为较低的值且导致经擦除的阈值电压变为较高的值。此可在阈值窗口的逐渐闭合中看出。所述阈值窗口闭合是将实际耐用性限制为约10⁴编程/擦除循环的东西。

在其中每一块中存在许多字线的存储器架构中，多次擦除单元的字线将需要相同次数地擦除同一块中的剩余字线。如果还正在测试所述块中的这些其它字线，那么擦除所述块的次数将以几何学方式增长。举例来说，如果每一字线大约需要10个试验，且每一块中有64个字线，那么其将意味着所述块将遭受总共640次的擦除循环。此外，还执行V_PGM0修整以覆盖若干其它变量。举例来说，所述字线可携载多个物理页以及多个逻辑页。与核心区中的字线相比，块边界附近的字线可具有略微不同的编程特性。这些变化又可使所需的修整数量成为10倍。因此，在工厂的常规V_PGM修整可消耗存储器装置的多达几千个耐用性循环。在存储器装置到达消费者之前，可耗尽多达其一半的使用寿命。

因此，普遍需要高性能且高容量的非易失性存储器。特定来说，需要一种具有经最佳设定的开始编程电压而没有过度地耐用性循环所述存储器以确定所述电压的损失的非易失性存储器。

发明内容

具有减少的擦除循环的V_PGM修整

根据本发明的一个方面，在具有组织为块的存储器单元阵列的非易失性存储器中，每一块是用于存取可一同擦除的存储器单元的字线块，且每一字线包含可一同编程的至少一个存储器单元页，通过对块中的类似字线的样本进行测试编程以获得使得每一相关联页/字线能够被编程为指定图案的个别开始电压的统计平均值来估计用于对所述块中的字线上的存储器单元页进行编程的最佳开始电压。通过使所述样本的所有页经历其中施加来自开始编程电压的一系列脉冲的编程循环来完成此操作。在所述样本的每一页已进行所述编程循环之后，移除已被编程检验的页/字线不做进一步处理且保存其相关联的开始编程电压。然后，擦除所述块使得可对所述样本中还未经检验的字线进行重新编程，即经历下一编程循环(下一经递增的开始电压)。所述循环继续，直到所述样本中的所有字线经编程检验。然后，可从所述个别开始编程电压获得统计平均值以导出所述页的最佳开始编程电压。

通过所说明的方案测试块中的字线的样本具有减少块擦除数量的优点。彼此同相地测试字线的样本，使得当在每一编程循环中完成所有字线的编程时，那么一同对其进行擦除以准备好进行下一编程循环。与常规方案相比，此方案导致减少块擦除的数量且可导致一个数量级的节约。举例来说，所述常规方案已通过每一编程循环之前的块擦除单独地对每一字线进行测试，而所述字线彼此不同步。然后，与一个字线的每一编程循环相关联的块擦除也附加到样本中的每一字线上。

根据对本发明优选实施例的以下说明将了解其额外特征及优点，应结合附图来阅读所述说明。

附图说明

图1示意性地图解说明非易失性存储器芯片的功能块。

图2示意性地图解说明非易失性存储器单元。

图3针对浮动栅极可在任何一个时刻选择性地存储的四个不同电荷Q1-Q4图解说明源极-漏极电流I_D与控制栅极电压V_CG之间的关系。

图4图解说明NOR存储器单元阵列的实例。

图5A示意性地图解说明组织为NAND串的存储器单元串。

图5B图解说明由NAND串(例如，图5A中所示的NAND串)构成的NAND存储器单元阵列的实例。

图6示意性地图解说明组织为可擦除块的存储器阵列的实例。

图7图解说明呈施加到选定字线的阶梯状波形形式的一系列编程电压脉冲。

图8图解说明用以确定若干存储器芯片的最佳初始编程电压的典型测试设置。

图9示意性地图解说明测试图8中所示存储器芯片中的一者以确定最佳初始编程电压的存储器测试器的功能块。

图10图解说明根据优选实施例的与图8中所示存储器芯片中的一者一同操作以确定最佳初始编程电压的替代存储器测试器的功能块。

图11A是图解说明用于获得存储器装置中给定类型的字线的所估计开始编程电压的一般方案的流程图。

图11B更加详细地图解说明图11A中所示的选择好块的一个实施例。

图12是图解说明确定字线上的页的初始编程电压的步骤的常规实施方案的流程图。

图13是大致图解说明根据本发明优选实施例的用于估计来自块内的字线的样本的最佳开始编程电压的操作的流程图。

图14是图解说明图13中所示的操作的具体实施方案的流程图。

图15图解说明在存储器单元的页的初始编程测试中使用的阶梯状波形。

图16是图解说明使用图15中所示的阶梯状波形扫描来确定V_PGM修整的开始编程电压的流程图。

图17是图解说明页/字线的样本的开始编程电压的多遍确定的流程图。

图18是图解说明获得偏重于较快编程字线的V_PGM修整值的方案的流程图。

具体实施方式

存储器系统

图1到图7图解说明其中可实施本发明的各种方面的实例性存储器系统。

图1示意性地图解说明非易失性存储器芯片的功能块。存储器芯片100包括二维存储器单元阵列200、控制电路210及例如解码器、读取/写入电路及多路复用器等外围电路。存储器阵列200可由字线(参见图2)经由行解码器230A及230B寻址且可由位线(参见图2)经由列解码器260A及260B寻址。读取/写入电路270A及270B允许并行地对存储器单元页进行读取或编程。在优选实施例中，页由共享同一字线的相邻行存储器单元构成。在另一实施例中，在一行存储器单元被划分为多个页的情况下，提供块多路复用器250A及250B来将读取/写入电路270A及270B多路复用到个别页。

控制电路210与读取/写入电路270协作，以对存储器阵列200执行存储器操作。控制电路210通常包括状态机212及其它电路(例如，芯片上地址解码器及功率控制模块(未明确显示))。状态机212提供对存储器操作的芯片级控制。

存储器阵列200通常组织为以行及列布置且可由字线及位线寻址的二维存储器单元阵列。可根据NOR类型或NAND类型的架构形成所述阵列。

图2示意性地图解说明非易失性存储器单元。存储器单元10可由具有电荷存储单位20(例如，浮动栅极或电介质层)的场效晶体管实施。存储器单元10还包括源极14、漏极16及控制栅极30。

存在许多当今正在使用的在商业上成功的非易失性固态存储器装置。这些存储器装置可采用不同类型的存储器单元，其中每一类型存储器单元具有一个或一个以上电荷存储元件。

典型的非易失性存储器单元包括EEPROM及快闪EEPROM。第5,595,924号美国专利中给出EEPROM单元的实例及其制造方法。第5,070,032、5,095,344、5,315,541、5,343,063、5,661,053、5,313,421及6,222,762号美国专利中给出快闪EEPROM单元的实例、其在存储器系统中的使用及其制造方法。特定来说，第5,570,315、5,903,495及6,046,935号美国专利中说明了具有NAND单元结构的存储器装置的实例。此外，艾坦(Eitan)等人已在“NROM：新颖局部化捕集，2位非易失性存储器单元(NROM：A Novel Localized Trapping，2-Bit Nonvolatile Memory Cell)”，IEEE电子装置快报，21卷，2000年11月11日，543-545页及第5,768,192及6,011,725号美国专利中说明了利用电介质存储元件的存储器装置的实例。

实际上，通常通过在向控制栅极施加参考电压时，感测跨越单元的源电极及漏电极的传导电流来读取所述单元的存储器状态。因此，对于单元的浮动栅极上的每一给定电荷量，可检测相对于固定的参考控制栅极电压的对应传导电流。类似地，可编程到浮动栅极上的电荷范围定义对应的阈值电压窗口或对应的传导电流窗口。

另一选择为，并非检测经划分电流窗口中的传导电流，而是可在控制栅极处为接受测试的给定存储器状态设定阈值电压，且检测所述传导电流低于还是高于阈值电流。在一个实施方案中，通过检查传导电流通过位线的电容放电的速率来相对于阈值电流检测所述传导电流。

图3针对浮动栅极可在任何一个时刻选择性地存储的四个不同电荷Q1-Q4图解说明源极-漏极电流ID与控制栅极电压VCG之间的关系。所述四条不间断ID对VCG曲线代表可在存储器单元的浮动栅极上编程的四个可能的电荷级，其分别对应于四个可能的存储器状态。作为实例，单元群体的阈值电压窗口的范围可从0.5V到3.5V。通过以均为0.5V的间隔将阈值窗口划分为五个区，可对六个存储器状态进行分界。举例来说，如果如图所示使用2μA的参考电流I_REF，那么可将以Q1编程的单元视为处于存储器状态“1”，因为其曲线在由V_CG＝0.5V及V_CG＝1.0V分界的阈值窗口区中与I_REF相交。类似地，Q4处于存储器状态“5”。

从以上说明可看出，使存储器单元存储的状态越多，其阈值窗口分割得越精细。此将需要更高的编程及读取操作精度，以便能够实现所要求的解析度。

图4图解说明NOR存储器单元阵列的实例。在存储器阵列300中，每一行存储器单元由其源极14及漏极16以菊链方式连接。此设计有时被称作虚接地设计。行中的单元10使其控制栅极30连接到字线，例如字线42。列中的单元使其源极及漏极分别连接到选定位线，例如位线34及36。

图5A示意性地图解说明组织为NAND串的存储器单元串。NAND串50由一系列通过其源极及漏极以菊链方式连接的存储器晶体管M1、M2...Mn(例如，n＝4、8、16或更高)组成。一对选择晶体管S1、S2分别经由NAND串的源极端子54及漏极端子56控制存储器晶体管链与外部的连接。在存储器阵列中，在源极选择晶体管S1接通时，所述源极端子耦合到源极线(参见图5B)。类似地，在漏极选择晶体管S2接通时，所述NAND串的漏极端子耦合到存储器阵列的位线。链中的每一存储器晶体管具有电荷存储元件20以存储给定量的电荷，从而代表既定的存储器状态。每一存储器晶体管的控制栅极提供对读取及写入操作的控制。如将在图5B中见到，一行NAND串的对应存储器晶体管的控制栅极所有均连接到同一字线。类似地，选择晶体管S1、S2中的每一者的控制栅极分别经由其源极端子54及漏极端子56提供对所述NAND串的控制存取。同样地，一行NAND串的对应选择晶体管的控制栅极所有均连接到同一选择线。

当在编程期间读取或检验NAND串内的经寻址存储器晶体管时，给其控制栅极供应适当的电压。同时，通过在其控制栅极上施加充足的电压来全部接通NAND串50中的剩余未经寻址的存储器晶体管。以此方式，有效地从个别存储器晶体管的源极向所述NAND串的源极端子54创建导电路径，且同样地从个别存储器晶体管的漏极向所述单元的漏极端子56创建导电路径。第5,570,315、5,903,495及6,046,935号美国专利中说明了具有此类NAND串结构的存储器装置。

图5B图解说明由NAND串(例如，图5A中所示的NAND串)构成的NAND存储器单元阵列的实例。沿每一列NAND串，位线(例如，位线36)耦合到每一NAND串的漏极端子56。沿每一排NAND串，源极线(例如，源极线34)耦合到每一NAND串的源极端子54。此外，沿一排NAND串中的一行单元的控制栅极连接到字线。一排NAND串中的整行存储器单元可由所述排NAND串的字线及选择线上的适当电压寻址。在正在读取NAND串内的存储器晶体管时，所述串中的剩余存储器晶体管经由其相关联的字线强接通，使得流过所述串的电流实质上取决于存储在正被读取的单元中的电荷级。

图6示意性地图解说明组织为可擦除块的存储器阵列的实例。对电荷存储存储器装置的编程可仅导致向其电荷存储元件添加更多的电荷。因此，在编程操作之前，必须将存储器单元的电荷存储元件中的现有电荷移除(或擦除)。当一同(即，以快闪方式)电擦除整个单元阵列或所述阵列的相当多的单元群组时，例如EEPROM等非易失性存储器即被称作“快闪”EEPROM。一旦经擦除，便可对所述单元群组进行重新编程。可一同擦除的所述单元群组可由一个或一个以上可寻址的擦除单位构成。擦除单位或块通常存储一个或一个以上数据页，页是编程及读取的单位，但可在单个操作中对一个以上页进行编程或读取。每一页通常存储一个或一个以上数据扇区，扇区的大小由主机系统定义。实例是具有512字节的用户数据(遵循针对磁盘驱动器建立的标准)，加上一定数量的关于所述用户数据及/或存储所述用户数据的块的开销信息的字节的扇区。

在图6所示的实例中，可通过字线WL0-WLy及位线BL0-BLx来存取存储器阵列200中的个别存储器单元。所述存储器组织为擦除块，例如擦除块0，1...m。还参照图5A及5B，如果NAND串50包含16个存储器单元，那么将可通过WL0到WL15来存取所述阵列中的第一排NAND串。擦除块0经组织以使第一排NAND串的所有存储器单元一同擦除。在另一存储器架构中，可一同擦除一排以上NAND串。

图7图解说明呈施加到选定字线的阶梯状波形形式的一系列编程电压脉冲。当单元被编程为给定状态时，其经历连续的编程电压脉冲，每次尝试向浮动栅极添加增量电荷。在脉冲之间，对所述单元进行回读或检验以相对于断点级确定其源极-漏极电流。在电流状态经检验达到所需状态时，编程停止。所使用的编程脉冲序列可具有增加的周期或振幅以抵消编程到所述存储器单元的电荷存储单位中的累积电子。编程电路通常向选定字线施加一系列编程脉冲。以此方式，可对其控制栅极连接到所述字线的存储器单元页一同进行编程。

存储器测试系统

图8到图10图解说明其中可实施本发明的各种方面的实例性存储器测试系统。

为实现良好的编程性能，必须最佳地选择初始编程电压V_PGM0及步长。如果所述初始编程电压V_PGM0选择得太低，那么其可能需要过多数量的编程脉冲以达到目标状态。另一方面，如果V_PGM0选择得太高，尤其在多状态存储器中，那么编程可能在第一脉冲中超出目标状态。类似考虑适用于从一个脉冲到下一脉冲的步长。通常，最佳步长将允许足够的解析度在几个步长中遍历图3中所示的每一所划分或分界的区。最佳初始编程电压V_PGM0将在几个步长中达到所述目标状态。通常，可基于阈值窗口中分区的数量来预定所述步长。最佳V_PGM0对制造偏差相当敏感且传统上在工厂通过测试来确定所述最佳V_PGM0。此是称作V_PGM0修整的过程。

图8图解说明用以确定若干存储器芯片的最佳初始编程电压的典型测试设置。存储器测试器300通常连接到较大数量的存储器芯片100以进行并行测试。通常，在从工厂发货之前，设置专用存储器测试器以并行测试若干存储器芯片。所述测试中的一者是确定最佳初始编程电压(V_PGM0修整)。

图9示意性地图解说明测试图8中所示存储器芯片中的一者以确定最佳初始编程电压的存储器测试器的功能块。实质上，存储器测试器300向存储器芯片100发出一系列命令以令其使用初始编程电压的不同样本执行若干编程操作。非易失性存储器阵列200具有用于存储系统数据的保留区域(“ROMFUSE”)202。所述存储器测试器经由存储器接口310与芯片上存储器控制器210介接。所述测试器具有执行RAM304中的最初从ROM 308中检索的测试程序的处理器302。通过一组测试器寄存器306来促进测试程序执行。所述测试程序由用户通过来自用户接口312的输入控制。基于所述测试结果，针对各种编程变化(例如，不同类型的字线及页)来确定最佳初始编程电压V_PGM0。然后，将这些经修整的值存储回ROMFUSE 202中。在所述存储器的正常使用期间，将所述ROMFUSE中的数据在加电时加载到控制器寄存器350中，使得控制器210在存储器操作期间易于存取所述数据。

图10图解说明根据优选实施例的与图8中所示存储器芯片中的一者一同操作以确定最佳初始编程电压的替代存储器测试器的功能块。在此实施方案中，将许多测试功能性构建到存储器芯片100自身中。以嵌入式内装自测试(“BIST”)模块340及一组控制器寄存器350的额外电容来进一步增强芯片上存储器控制器210’。以此方式，可在芯片上执行包括所说明的V_PGM修整操作的各种测试。基于测试结果，可在芯片上或通过外部测试器330来确定最佳初始编程电压V_PGM0。将此所确定的值存储回ROMFUSE 202中。在所述存储器的正常使用期间，在加电时，将所述ROMFUSE中的数据加载到正加电的控制器寄存器350中，使得控制器210’在存储器操作期间易于存取所述数据。

使用增强型自测试芯片上控制器210’，可不再需要外部专用测试器。当并行测试较大数量的存储器芯片时，由个人计算机实施的简单测试器310足以操作所述较大数量的存储器芯片。存储器测试器310经由测试器存储器接口332与芯片上存储器控制器210’介接。其从用户接口334接收操作者输入。在一个实施方案中，测试器310简单地指令存储器芯片100中的每一者执行自测试且在每一存储器芯片的测试结束时报告状态。在另一实施方案中，测试器310从所述测试结果收集统计数据并做出统计计算。

自测试芯片上控制器210’具有免除昂贵的专用测试器的优点。此外，其允许现场测试的可能性，以便随着存储器装置年龄的增长，可对其V_PGM0值进行重新修整。

V_PGM修整操作

图11A是图解说明用于获得存储器装置中给定类型的字线的所估计开始编程电压的一般方案的流程图。如上文所提及，此过程还被称作编程电压(“V_PGM”)修整。步骤400：选择好块i。在某种实施方案中，优选地在使块经历更耗时的V_PGM修整操作之前对所述块执行快速可编程性测试。依据实施方案，此步骤是任选的。可通过简单地忽略所遇到的任何有缺陷字线来省略所述步骤。对确定好块的更详细说明显示于图11B中。

步骤410：选择选定块i中的一字线群组以用于取样；{WL(i，j)其中j＝0，m-1}。通常，选定的所述字线群组及其力图代表的字线类型共享类似的编程特性。

步骤420：确定WL(i，j)上的页的初始编程电压V_PGM0(i，j)，使得从V_PGM0(i，j)开始的阶梯状脉动电压波形将在预定数量的脉冲内将所述整个页编程为指定状态。并行对共享字线WL(i，j)的存储器单元页进行编程。所述阶梯状波形随着每一脉冲增加一步长且经预算一直增加到预定数量的脉冲。

步骤460：如果需要，通过重复步骤400-420来选择更多的块以收集充足的样本。举例来说，每一块可包含三种类型的具有不同编程特性的字线。第一类型包含块的顶部边界处的前两个字线。第二类型包含块的底部边界处的最后两个字线。第三类型包含块的核心区中的大部分字线。为获得这三种类型字线中的任一者的更好样本，优选地取得更大的样本，因此涉及分布在整个存储器阵列中的更多块。如稍后章节所说明，还可通过从一组块取几何学上类似定位的字线来形成类似类型字线的不同样本。步骤470：计算字线的整个样本的平均开始编程电压(“<V_PGM0>”)。通过将每一所取样字线的V_PGM0的集合除以所有所取样字线的集合来获得此平均开始编程电压，即：

$<V_{\mathrm{PGM}0}(i,j)>=\underset{i,j}{\Sigma }{V}_{\mathrm{PGM}0}(i,j)/\underset{i,j}{\Sigma }$

图11B更加详细地图解说明图11A中所示的选择好块的一个实施例。好块意指其中其所有沿字线的存储器单元页可编程的块。因此，进一步如下铰接图11A中所示的步骤400：

步骤401：擦除所述块。

步骤402：使用预定数量的脉冲将所述块中的所有字线依次编程为指定状态。

步骤404：所述块中的任何字线未能成功编程？如果存在任何失败的字线，进行到

步骤406，否则进行到步骤408。

步骤406：由于其包含至少一个有缺陷的字线，因此认为所述块是坏块。具有NAND架构的存储器尤其如此，其中NAND链内的坏单元通常致使整个链不可操作。将不选择所述坏块用于V_PGM修整。

步骤408：所述块是好块。将选择所述好块用于VPGM修整。

步骤409：将所述块擦除到其中的字线准备好进行编程的程度。

在其它实施方案中，在一个或一个以上有缺陷字线的存在未必致使整个块有缺陷的情况下，不需要执行坏块搜索。在如前文所说明的所述情况下，如果在测试期间遇到有缺陷的字线，那么仅仅将其忽略。

图12是图解说明确定字线上的页的初始编程电压的步骤的常规实施方案的流程图。在图11A的步骤420的常规实施方案中，出于方便及高效使用存储装置的目的，以逐段方式测试块中的所取样字线。将在对前一个字线的测试完成之后对下一字线进行测试。因此，将在已测试先前字线编程成功(或确定为不可编程)之后对下一字线重复所述测试。在常规情况下，将进一步如下铰接图11A中所示的步骤420：

步骤422：擦除块i，使得可对其中的字线进行编程。

步骤424：最初，通过设定j＝0指向所述样本的第一字线。

步骤426：使用“j”索引从所述块中的样本中选择字线WL(i，j)。

步骤428：设定开始编程电压的初始值：V_PGM0(i，j)＝V_PGM0_0。

步骤430：使用从V_PGM0(i，j)开始的预定数量的脉冲将所述字线上的页编程为指定状态。

步骤432：页/WL经编程？如果WL(i，j)未被编程为所述指定状态，那么进行到步

骤440，否则进行到步骤450。

步骤440：递增V_PGM0(i，j)，使得V_PGM0(i，j)＝V_PGM0(i，j)+ΔV。

步骤442：擦除块i以允许以经递增的V_PGM0(i，j)对所述字线进行重新编程。

步骤450：已成功地对所述页进行编程。通过保存V_PGM0(i，j)来搜集统计数据。

步骤452：擦除块i以允许对下一字线进行编程。

步骤454：到达样本中的最后字线？如果还未测试所述最后字线，那么进行到步骤456，否则进行到图10A中的步骤460。

步骤456：通过j＝j+1移动到下一字线，且返回步骤424以测试所述下一字线。

在此常规方案中将看出，在编程循环之间具有擦除的情况下，对页重复循环通过一个接一个的编程循环。如较早说明，以逐段方式测试字线将使块经历更多擦除，因为对于每一字线，围绕步骤440及步骤442的每一编程循环将引发块擦除。此代价被附加到接受测试的每一字线上。

再次参照图6，在其中每一块中存在许多字线的存储器架构中，多次擦除单元的字线将需要相同次数地擦除同一块中的剩余字线。如较早说明，如果还正在测试所述块中的这些其它字线，那么擦除所述块的次数将以几何学方式增长。在存储器装置到达消费者之前，可耗尽多达其一半的使用寿命。

具有减少的擦除循环的V_PGM修整

根据本发明的一个方面，在具有组织为块的存储器单元阵列的非易失性存储器中，每一块是用于存取可一同擦除的存储器单元的字线块，且每一字线包含可一同编程的至少一个存储器单元页，通过对块中的类似字线的样本进行测试编程以获得使得每一相关联页/字线能够被编程为指定图案的个别开始电压的统计平均值来估计用于对所述块中的字线上的存储器单元页进行编程的最佳开始电压。通过使所述样本的所有页经历其中施加来自开始编程电压的一系列脉冲的编程循环来完成此操作。在所述样本的每一页已进行所述编程循环之后，移除已被编程检验的页/字线不做进一步处理且保存其相关联的开始编程电压。然后，擦除所述块使得可对所述样本中还未经检验的字线进行重新编程，即经历下一编程循环(下一经递增的开始电压)。所述循环继续，直到所述样本中的所有字线经编程检验。然后，可从所述个别开始编程电压获得统计平均值以导出所述页的最佳开始编程电压。

通过所说明的方案测试块中的字线的样本具有减少块擦除数量的优点。彼此同相地测试字线的样本，使得当在每一编程循环中完成所有字线的编程时，那么一同对其进行擦除以准备好进行下一编程循环。与常规方案相比，此方案导致减少块擦除的数量且可导致一个数量级的节约。举例来说，图11中所示的常规方案已通过每一编程循环之前的块擦除单独地对每一字线进行测试，而所述字线彼此不同步然后，与一个字线的每一编程循环相关联的块擦除也附加到样本中的每一字线上。

图13是大致图解说明根据本发明优选实施例的用于估计来自块内的字线的样本的最佳开始编程电压的操作的流程图。将所述操作图解说明为具有三个阶段。第一阶段500用于测试及搜集块内的页/字线的样本的统计数据。其包括步骤510到步骤550。每一字线可支持一个或一个以上物理存储器单元页。另外，每一存储器单元页可存储一个或一个以上逻辑数据页，此取决于每一存储器单元可存储多少位。因此，多个逻辑页可与给定的字线相关联。在对各种逻辑页进行编程时，只要编程特性存在任何显著变化，那么每一逻辑页的编程对同一字线可具有其自己的V_PGM修整。在任何一个时刻，测试被引导向给定字线上的给定逻辑页的编程。为方便起见，术语可互换地指代测试页或字线。包括步骤560的第二阶段是对将要取样的其它块重复第一阶段500。如果解码及编程电路支持处理一个以上块，那么所述前两个阶段可同时发生。包括步骤570到步骤572的第三阶段是计算统计平均值以导出接受测试的字线类型的所估计最佳开始编程电压。

本操作实质上通过以相关联的开始电压向每一字线应用编程步骤且然后检验以确定所述字线上的页是否被编程为所规定编程循环目标内的指定状态来循环通过样本中的字线。如果任何页/字线经编程检验，那么保存与其相关联的开始电压。如果所述页/字线还未经编程检验，那么递增与其相关联的开始电压。还保存所述递增信息，优选地将其保存到累积器中。对还未经编程检验的字线重复循环通过所述字线，使得在块擦除之后，其经受具有相关联的递增开始电压的另一编程步骤。此过程继续，直到所述样本中的所有字线已在所述所规定的编程循环目标内经编程检验。

步骤510：选择代表块内给定类型的页的页样本。

步骤520：向与所述样本中的页中的每一者相关联的开始编程电压提供初始值。

步骤530：擦除包含所述页样本的块。

步骤540：顺序地对所述页样本中还未被编程为目标图案的页子组进行编程，以相关联的开始编程电压对所述子组的每一页进行编程，其中在对每一页进行编程之后：

检验目标图案是否已被编程到所述页子组；及

当所述页还未经编程检验时，使所述相关联开始编程电压递增一预定量，否则保存用于导出使得所述页能够经编程检验的相关联开始编程电压的信息。

步骤550：所述样本的所有页经编程检验？如果所述页未全部经检验，那么返回到步

骤530，否则进行到步骤560。

步骤560：针对经选择包括在所述样本中的其它块重复步骤500到步骤560。

步骤570：根据相关联的所保存信息来计算所述样本的平均开始编程电压。

步骤572：基于所述样本的所述平均开始编程电压来导出给定类型的页的开始编程电压。

所述所规定编程循环目标是对所允许的最大递增数量的限制。当以两种不同的方式实施时，此限制具有两种不同的含义。

在一个实施例中，所述限制设定相对低的递增最高限度。其设定在认为页的编程不成功或不充足之前从给定开始电压开始的编程脉冲或递增的最大数量。将此数量设定为类似于预算在存储器装置的正常使用中实际编程操作期间的编程步骤的数量。举例来说，在用户进行的正常编程操作中，要求在八到十个编程脉冲内完成特定逻辑页的编程。以此方式，V_PGM修整测试紧密地重演真实的编程状况。一般来说，此限制的范围是从五到十五。

在稍后将要更加详细说明的另一实施例中，允许编程电压递增，直到最终电压产生经编程的页。然后，通过缩放回预定数量的步长，使用所述最终电压来估计最佳开始电压。在此实施例中，不存在经设定以模拟正常编程状况的限制。然而，所述开始编程电压的递增并非无界限，以防遇到有缺陷的字线。因此，将所述限制设定为相对高(例如，三十到五十)的数量以将递增限制为最大的预定值，以防遇到有缺陷的字线。当在所述开始编程电压已递增到所述最大值之后将页编程为指定状态失败时，认为所述字线有缺陷且将从统计数据中排除其V_PGM数据。在另一实施方案中，可排除包含所述有缺陷字线的整个块。

因此，所说明的所述两个实施例出于不同的原因对编程循环施加限制。具有较低限制的第一者通过提供如正常的编程操作中的脉动步骤数量的限界来根据开始电压测量编程成功。如果编程在所述限制内完成，那么认为所述编程成功。相反，不成功的编程暗示开始电压设定得太低。其中所述限制被设定为较高最高限度的第二实施例是防止无界限的递增，以防有缺陷的字线永远不可被编程。因此，当达到此限制时，其不意味着开始电压太低，而是所述字线只是有缺陷而已。

在再一实施方案中，还预期较低的限制。如果在阶梯状波形的前几个(例如，一个或两个)步骤内完成编程循环，那么其将意味着所述页具有非常快的编程特性，此并非典型情况。因此，在页在预定的较低限制内经编程检验的情况下，认为所述页不正常且也将从平均化中将其排除以便不歪曲统计数据。

图14是图解说明图13中所示的操作的具体实施方案的流程图。

步骤610：设定块i的初始值：

页检验状态：对于所有j，PageDone(j)＝假

初始编程电压：对于所有j，V_PGM0(i，j)＝V_PGM0-0

DVPGM0的数量#：对于所有j，StepUp#(j)＝0

步骤620：擦除块i。

步骤630：j＝0。

步骤632：在样本中选择字线WL(i，j)：j＝0，m-1

步骤640：使用从V_PGM0(i，j)开始的多达预定数量的脉冲将所述字线上的页编程为指定状态。

步骤642：页经编程？如果所述页未经编程检验，那么进行到步骤650，否则进行到步骤660。

步骤650：所述字线还未经编程检验。因此将使其相关联初始编程电压递增额外的步长。递增StepUp#(j)：StepUp#(j)＝StepUp#(j)+1。

步骤652：递增V_PGM0(i，j)：V_PGM0(i，j)＝V_PGM0(i，j)+StepUp#(j)^*ΔV。

步骤660：进行对所述字线的测试且将页标记为已进行：PageDone＝真。

步骤662：将最终编程电压的信息累积为从初始电压开始的升压的数量。

StepUp#Global＝StepUp#Global+Stepup#(j)。

步骤670：下一字线：j＝j+1。

步骤672：到达样本中的最后字线？(即，j＝m？)如果WL(i，j)不是最后的字线，那么进行到步骤680，否则进行到步骤690。

步骤680：不处理已进行的页：PageDone(j)＝真？如果所述状态指示当前页已被编程检验，那么将通过所述过程进行到步骤670来忽略或跳过所述页，否则所述过程返回到步骤632以测试还未经编程检验的下一字线。

步骤690：重新扫描剩余的未进行WL，直到所有页/WL经编程：对于所有j，PageDone(j)＝真？如果至少一个字线未经编程检验，那么返回到步骤620以用经递增的编程电压对其进行重新编程，否则已进行所有字线的编程且所述过程将进行到图12中的步骤560。

通过缩放来估计开始电压

根据本发明的另一方面，通过对字线上的页的初始编程测试运行来估计开始编程电压的初始值。通过脉冲之间具有检验的阶梯状波形的一系列电压脉冲连续地对字线上的选定页进行编程，直到检验所述页已被编程为指定图案。通过缩放回预定的量，将使用所述页被编程检验时的最终编程电压来估计开始编程电压。通过考虑类似页/字线的样本来获得平均开始编程电压。可忽略样本中的任何不可编程的页/字线，以便不因不正常的条目歪曲统计数据。

在另一实施例中，进一步细化所述过程，其中将来自第一遍的所估计开始编程电压用作第二遍中阶梯状波形的初始值。以此方式，在求类似页的样本的平均值时，可估计代表性页的开始编程电压。通过将最终编程电压向负方向偏移预定数量的阶梯状波形的步长来估计所述开始编程电压。所述预定数量的步长优选地类似于针对正常编程操作中的编程成功预算的步长的数量。

此缩放方案的一个优点是对每一页/字线的简单的一遍或两遍编程测试便足以产生对所述页的开始编程电压的估计。可单独地测试每一页且在所述测试期间不涉及多个擦除操作。因此，不需要在字线的样本中对块擦除进行管理。

图15图解说明在存储器单元的页的初始编程测试中使用的阶梯状波形。将所述阶梯状波形电压施加到支持所述存储器单元页的字线。最初，施加Vi处的电压脉冲以执行递增编程。此后跟改变为适于读取所述页的VVER的电压以检验所述页是否已被编程为指定图案。编程脉动及检验的过程继续，直到所述页经编程检验。在所述点处，编程电压已递增到Vf＝StepUps#*ΔV。在一个实施例中，将此最终电压后退预定数量的步长以充当对用于较早所说明VPGM修整测试的开始编程电压的估计，即：V_PGM0＝Vf-N_OFFSET*ΔV，其中NOFFSET是所述预定数量的步长。

图16是图解说明使用图15中所示的阶梯状波形扫描来确定给定页的开始编程电压的流程图。

步骤800：提供用于对存储器单元页进行编程的相关联编程电压，所述相关联编程电压具有预定的初始电压电平Vp＝Vi。

步骤802：擦除所述存储器单元页。

步骤810：向所述存储器单元页施加脉冲Vp。

步骤812：检验所述存储器单元页是否已被编程为预定存储器状态的对应页。

步骤814：页经编程检验？如果页未经编程检验，那么进行到步骤820，否则进行到步骤830。

步骤820：将所述相关联编程电压递增一预定量Vp＝Vp+DV。

步骤830：保存所述页的开始编程电压，V_PGM0＝Vp-N_OFFSET*ΔV。在优选实施方案中，在第二遍测试运行中进一步细化所述所估计开始编程电压，在所述第二遍测试运行中所述所估计开始编程电压用作阶梯状波形的初始值。以此方式，与在第一遍测试运行中使用的一个初始值相比，所述初始值更紧密地模拟正常的编程操作。

如以前，对类似类型字线的样本进行测试以获得所述类型的统计评价开始编程电压。为减少对测试结果的存储，优选地在每一测试运行之后执行统计平均化。

图17是图解说明页/字线的样本的开始编程电压的多遍确定的流程图。

步骤850：对类似类型的页的样本执行第一遍测试运行(例如，用于每一页的步骤800到步骤830)。

步骤860：从所述第一遍测试运行中获得所估计开始编程电压的第一统计平均值：<VPGM0>1。

步骤870：使用<V_PGM0>₁作为所述开始编程电压的初始值(即，Vi＝<V_PGM0>₁)来对类似类型的页的样本执行第二遍测试运行(例如，用于每一页的步骤800到步骤830)。

步骤880：从所述第二遍测试运行中获得所估计开始编程电压的第二统计平均值：<V_PGM0>₂。

在一个实施例中，仅一遍(步骤850到步骤860)便足以获得对所述开始编程电压的可接受估计。在另一实施例中，任选地使用第二遍(步骤870到步骤880)来细化从所述第一遍获得的结果。

在另一实施中，可将所述所估计开始电压<V_PGM0>₁或<V_PGM0>₂用作图13及14中所说明的VPGM修整方案的初始值的输入。在图13的步骤520及图14的步骤610中说明的测试需要所述开始编程电压的初始值V_PGM0_0。如果此值设定得太低，那么所述测试将必须在所述字线被编程检验之前循环通过更多的步长。此将不高效且消耗存储器装置的更多擦除循环。另一方面，如果所述值设定得太高，那么所述字线可过编程。

偏重于较快编程页的V_PGM修整

根据本发明的另一方面，在具有多个可擦除块的存储器阵列中，每一块具有具有类似类型的编程特性的字线群组，用于获得所述群组的代表性页的最佳开始编程电压的方案包括：在一组具有一个或一个以上字线的块上形成样本，所述字线来自所述组的每一块的几何学上类似的位置；从所述组的每一样本获得对编程电压的统计估计；及在所述组中选择最小估计以导出所述最佳开始编程电压。以此方式，所述最佳值偏重于所述群组的较快编程字线，因为与较慢的编程字线相比其需要更低的编程电压。

在其它章节中说明的编程电压修整方案每次检查一页以检查所述页中的所有位经编程检验还是未经编程检验。此暗示测试结果满足较慢的编程位，因为在认为整个页经编程检验之前这些较慢的位也必须经编程检验。结果是可过估计用于较快编程位的开始电压，因此存在过编程的危险。本取样及统计计算方案允许针对从偏向于较低编程位的方案导出的开始电压组选择最低值。

通过几何学上类似的位置，应了解物理存储器阵列的布局中存在某些对称。属于同一对称群组的结构将具有非常类似的特性。参照图6，举例来说，WL2到WL13形成擦除块的核心区中的字线群组，其具有有些类似但不相同类型的编程特性。举例来说，一组块是从块0到块127。通过从所述组的每一块的几何学上类似的位置选择字线来形成样本。因此，第一样本将由来自块0的WL2、来自块1的WL18、来自块2的WL34...来自块127的WL1034构成。第二样本将由来自块0的WL3、来自块1的WL19、来自块2的WL35...来自块127的WL1035构成。总之，将存在一组128个样本。可对所述样本中的每一者执行V_PGM修整操作且因此将获得128个统计结果(例如，<V_PGM0>)。本方法要求选择所述128个<V_PGM0>s中的最小一者。

图18是图解说明获得偏重于较快编程字线的V_PGM修整值的方案的流程图。

步骤900：提供具有组织为可擦除块的存储器单元阵列的非易失性存储器，每一可擦除块包含用于存取可一同擦除的存储器单元的字线块，且每一字线包含可一同编程的至少一个存储器单元页。

步骤902：选择代表块内的页的页群组。

步骤904：选择一组块。

步骤906：通过从每一块中选择至少一页来形成一组样本，所述页位于每一块的几何学上类似的位置处。

步骤908：从所述组的每一样本获得编程电压的统计估计。

步骤910：通过在所述组中选择最小统计估计来确定所述页的开始编程电压。测试通过从每一块选择至少一类似页形成的个别样本的方案还具有最小存储需求的优点。在测试每一样本之后，获得并存储呈平均值形式的测试结果。然后，以类似方式测试下一样本且然后将其平均值与存储装置中的第一平均值相比较。作为较低一个平均值的任何一个平均值将被保留在存储装置中，因此仅需要存储一个数据，因为每次一个样本地处理所述组样本。

此外，在通过从所述块中的每一者选择相对小的部分形成样本的情况下，另一优点是样本平均值对任何坏块的存在不那么敏感，其中坏块中的大部分字线可有缺陷。

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尽管已参照某些实施例说明了本发明的各种方面，但应了解，本发明有权在所付权利要求书的整个范围内受到保护。