具有至少一个接合垫与可选择的多个输入输出功能的集成电路装置

摘要

本发明揭示一种具有至少一个接合垫的集成电路装置，其耦合到可选择的多个输入输出功能，例如，振荡器输入、模拟输入、模拟输出、数字输入及数字输出。这些模拟、数字振荡器功能可选择地共享同一集成电路封装外部连接。

说明书

技术领域

本发明涉及具有多用途输入输出垫的半导体集成电路，且更具体来说，涉及具有多用途输入输出垫与模拟输入及晶体振荡器接口兼容性的半导体集成电路。

背景技术

集成电路上的多功能垫允许使用较少集成电路封装外部连接(例如，管脚、表面安装连接、球等)实现对电子系统中的集成电路的灵活利用。可使用低管脚计数集成电路封装以节省成本及印刷电路空间，且提供更多的用户可选择功能。当前技术的集成电路多功能垫共享可选择模拟及数字功能或可选择数字及振荡器功能，但并非所有这些功能对同一集成电路多功能垫都是可选择的。

发明内容

所需要的是使通常用于振荡器及/或数字输出输出(I/O)功能的集成电路封装外部连接还可用作模拟输入(例如，模拟到数字转换器(ADC)输入)及模拟输出(例如，数字到模拟转换器(DAC)输出)因此，模拟、数字及振荡器功能可选择地共享同一集成电路封装外部连接。小管脚计数集成电路封装可通过使用连接到集成电路封装外部连接的多功能集成电路垫来将管脚(外部连接)功能增加到最大。

根据本发明的特定实例性实施例，一种具有至少一个接合垫与耦合到其的可选择的多个输入输出功能的集成电路装置可包含：至少一个接合垫；数字缓冲器，其具有启用输入及耦合到所述至少一个接合垫的输出；数字接收器，其具有耦合到所述至少一个接合垫的输入；振荡器，其具有耦合到所述至少一个接合垫的输入；模拟到数字电路，其具有模拟输入；及第一模拟开关，其耦合于所述模拟到数字电路的模拟输入与所述至少一个接合垫之间；其中所述数字缓冲器的启用输入启用及停用其的所述输出，且所述第一模拟开关分别将所述模拟到数字电路的模拟输入耦合到所述至少一个接合垫及将所述模拟到数字电路的模拟输入与所述至少一个接合垫去耦合。

根据本发明的另一特定实例性实施例，一种具有多个接合垫与耦合到其的可选择的多个输入输出功能的集成电路装置可包含：多个接合垫；多个数字缓冲器，所述多个数字缓冲器的每一者具有启用输入及耦合到所述多个接合垫的相应一者的输出；多个数字接收器，所述多个数字接收器的每一者具有耦合到所述多个接合垫的所述相应一者的输入；多个振荡器。所述多个振荡器的每一者具有耦合到所述多个接合垫的所述相应一者的输入；多个模拟到数字电路；及多个第一模拟开关，所述多个第一模拟开关的每一者耦合于所述多个模拟到数字电路的相应一者的所述模拟输入与所述多个接合垫的所述相应一者之间；其中所述多个数字缓冲器的每一者的所述启用输入启用及停用其的所述输出，且所述多个第一模拟开关将所述模拟到数字电路的相应者的所述模拟输入耦合到所述多个接合垫的所述相应者及将所述模拟到数字电路的相应者的所述模拟输入与所述多个接合垫的所述相应者去耦合。

附图说明

通过结合附图参照下文说明可获得对本发明的更全面理解，附图中：

图1图解说明根据本发明特定实例性实施例的具有至少一个接合垫与可选择的多个输入输出功能的集成电路装置的示意性部分电路图；及

图2图解说明根据本发明的特定实例性实施例的具有图1中所示接合垫的集成电路装置的示意性平面图，所述集成电路装置包封于集成电路封装中且所述集成电路封装耦合到振荡器的频率确定晶体。

尽管本发明易于作出各种修改及替代形式，但在图式中显示并在本文中详细描述其特定实例性实施例。然而，应了解，本文对特定实例性实施例的描述并非打算将本发明限定于本文所揭示的特定形式，而是相反，本发明打算涵盖随附权利要求书所界定的所有修改及等效形式。

具体实施方式

现在参照图式，其示意性地图解说明特定实例性实施例的细节。图式中的相同元件将由相同的编号来表示，且相似的元件将由带有不同小写字母后缀的相同编号来表示。

参照图1，其描绘根据本发明的特定实例性实施例的具有至少一个接合垫与可选择的多个输入输出功能的集成电路装置的示意性部分电路图。集成电路装置(其通常由编号102来表示)可包含至少一个接合垫104，所述至少一个接合垫104可用于连接到集成电路封装200(图2)上的外部连接。集成电路装置102可以是微处理器、微控制器、专用集成电路(ASIC)、数字信号处理器(DSP)、可编程逻辑阵列(PLA)等等。所述可选择的多个输入输出功能可以是振荡器输入、模拟输入、模拟输出、数字输入及数字输出。

数字输出缓冲器(例如，驱动机)106可耦合到节点104且通过输出缓冲器启用126来控制。当通过输出缓冲器启用126而启用时，数字输出缓冲器106将基于数字输出数据128而将节点104驱动到逻辑“1”及“0”。当驱动频率确定晶体240(图2)或其它任何类型的频率确定电路(例如，电阻器-电容器(RC)、电感器-电容器(LC)、压电谐振器等)时，数字输出缓冲器106还可用作振荡器输出。当未由输出缓冲器启用126启用时，数字输出缓冲器106可处于高阻抗。当节点104用于其它用途(例如，模拟输入或振荡器输入)时，此可有效地将数字输出缓冲器106与节点104去耦合。可在将数字输出缓冲器106配置为“开路控制器”(开路漏极)输出是使用上拉结构114。可使用启用信号线124来启用及停用上拉结构114。

数字接收器108的输入可耦合到节点104(任选地，通过电涌限制电阻器116)且当在节点104处正使用所述功能中的另一者时无需将其停用，因为数字接收器108的输入可处于高阻抗且具有低电容值。数字接收器108的输出可驱动数字输入数据线134，所述数字输入数据线134可耦合到集成电路装置102内部的其它逻辑电路(未显示)。数字接收器108可以是用于来自节点104的数字输入数据的施密特触发器输入缓冲器(Schmidt trigger input buffer)。当使用数字接收器108将节点104配置为数字输入时，还可利用上拉结构114来维持高“1”逻辑电平(大致为VDD)。

可使用主静电放电(ESD)结构110及112来抑制发生于节点104上的高电压瞬变，以便保护集成电路装置102中的低耐压电路。电涌限制电阻器116结合辅ESD结构118可用于进一步保护更敏感的内部逻辑，例如，到集成电路装置102中的相应模拟及振荡器电路(未显示)的模拟输入132及振荡器输入130。

模拟开关120可分别将模拟电路(未显示，例如，运算放大器、比较器、模拟到数字转换器(ADC)等)的模拟输入132耦合到接合垫104及将所述模拟输入132与所述结合垫104去耦合。所述模拟开关可将约1.2pF的额外负载电容122添加到晶体振荡器输入130。然而，用于以高速(HS)模式操作的晶体振荡器的典型外部负载电容可以是从约25pF到约35pF，因此，额外模拟开关电容(约1.2pF)负载对晶体振荡器电路的影响可忽略，例如，1.2pF小于振荡器的外部负载电容的5％公差。振荡器输入130耦合到节点104且可在振荡器电路中使用耦合到另一节点(未显示)的数字输出，如下文中的更全面描述。

模拟开关142可分别将数字到模拟转换器(DAC)140的模拟输出耦合到接合垫104及将数字到模拟转换器(DAC)140的模拟输出与接合垫104去耦合。模拟开关140可将可忽略量的额外负载电容添加到接合垫104。

现在参照图2，其描绘根据本发明的特定实例性实施例的具有图1中所示的接合垫的集成电路装置的示意性平面图，所述集成电路装置包封于集成电路封装中且所述集成电路封装耦合到振荡器的频率确定晶体。集成电路装置102可包封于集成电路封装200中。至少一个接合垫104可借助连接270(例如，接合线、内引线框架等)耦合到外部封装连接224、242及246等，例如，管脚、焊料球、表面安装连接等。晶体240可耦合到外部封装连接244及242且可用于确定振荡器频率。外部封装连接244及/或242可以选自由以下组成的群组的任何组合形式使用：模拟输入(ANI)、模拟输出(ANO)、模拟比较器输入(CMP)、振荡器输入(OSCI)、振荡器输出(OSCO)、时钟输入(CLKI)、时钟输出(CLKO)、数字输入(DI)及数字输出(DO)。数字输入(DI)及数字输出(DO)可同时用作数字输入输出节点。模拟输入(ANI)及模拟输出(ANO)可同时用作模拟输入输出节点。

尽管已参照本发明的实例性实施例描绘、描述及界定本发明的实施例，但所述参照并不暗示对本发明的限定，且不应推断出存在此种限定。可在形式及功能上对所揭示的标的物作出大量的修改、改变及等效形式，相关技术领域的且得益于本发明的技术人员将会想出这些修改、改变及等效形式。所描绘及所描述的本发明的实施例仅作为实例，而并非对本发明范围的穷尽性说明。