用于恢复数字信号中的时钟的选通技术

摘要

提供了一种方法和设备来恢复嵌入在诸如数据信号的数字信号中的时钟信息。可以通过将边缘产生器路由到具有递增延迟值的延迟元件来产生一组选通脉冲。通过来自所述边缘产生器的递增延迟信号触发的一组锁存器可以捕获所述数据信号的采样。编码器(84)可以将所述采样转换为表示所述采样信号的边缘时间和极性的字。表示边缘时间的字可以被存储在存储器中(86)。累加器可以收集在N个采样上的所述平均边缘时间(88)。可以使用固定的去偏移值来调整所述平均边缘时间，以形成所述提取的时钟信息。所述提取时钟信息可以被用作指向存储在存储器中的所述字的指针。

说明书

相关申请的交叉引用

本申请要求美国实用专利申请第11/234,599、11/234,814和11/234,542号的优先权权益，所述申请都是在2005年9月23日被提交，其内容通过引用而整体被包含在此。

技术领域

本发明一般地涉及半导体芯片的自动测试，具体上涉及数字装置的时钟控制。

背景技术

自动测试设备(ATE)普遍地用于在半导体芯片和集成电路的制造期间测试它们。通常通过下述方式来进行功能测试：通过配置ATE以向被测装置(DUT)上的多个连接点应用电信号，同时测量在特定连接点的DUT的输出响应。

当评估DUT的性能时，ATE通常确定在所应用的输入信号和所测量的输出信号之间的相对定时。经常要求测试系统时钟的很精确的定时以保证收集适当的数据，特别是当评估DUT对于高速信号的响应时。

经常期望相对于其本身的系统时钟而测试DUT的性能。因此，ATE可以通常被配置来测量在相对于DUT的内部时钟的时间的输出。但是，在高的数据率和时钟速度下，相对于DUT的系统时钟的测量值可能是不准确的，因为信号摆动和抖动严重地影响测量结果。

现在许多集成电路(IC)包括具有伴随数据的同步时钟的总线。在不占用有价值的测试系统硬件通道的情况下访问DUT的同步内部时钟是不切实际的。迄今，使用测试系统时钟来测试在具有同步时钟的总线上的数据也是有问题的，因为总线上的数据可能相对于测试系统时钟具有很高的不稳定性。

在下述申请中描述了一种方法和装置，所述方法和装置使用测试系统时钟来模拟所述DUT时钟，以用于与DUT数据信号相比较，而不受到通常与所述系统时钟的使用相关联的过量摆动和抖动的影响，所述申请是：申请人的共同待审的美国专利申请第11/234,542号，所述申请于2005年9月23日提交，名称为“用于测试数字信号定时的选通技术”，2005年9月23日提交，代理案卷号1954-US(4057/81)077311-0104，其通过引用被包含在此。

在具有嵌入在数字信号中的时钟信息的系统中，经常期望恢复所述时钟信息以用于测试目的。例如在ATE的领域中，经常期望恢复嵌入在从DUT接收的数字信号中的时钟信息。迄今，通常通过使用基于锁相环路PLL的时钟恢复电路来从数字信号恢复时钟信息。基于PLL的时钟恢复电路不利地限于在特定的预设带宽中使用。

发明内容

本发明的实施例恢复嵌入在诸如数据信号的数字信号中的时钟信息。在一示例性实施例中，通过将边缘产生器路由到具有递增的延迟值的一系列延迟器而产生一组选通脉冲。数字信号被应用到通过所述选通脉冲进行时钟控制的一组并行锁存器的每一个的输入。所述的该组并行锁存器由此在递增的延迟时间捕获所述数据信号的单脉冲系列采样。

在所述示例性实施例中，编码器将所述单脉冲系列的采样转换为表示所述采样信号的边缘时间和极性的字。表示边缘时间的字可以被存储在存储器中。累加器在多个(N个)采样上收集平均边缘时间。在所述累加器中使用的值N设置了对于平均数据的采样数量，由此设置本发明的示例性实施例的有效带宽。使用例如可以存储在寄存器中的固定去偏移(de-skew)值来调整所述平均边缘时间。结果产生的调整的时间表示恢复的时钟时间，所述恢复的时钟时间然后被用作指向存储器的指针。在所恢复的时钟时间和存储在由所恢复的时钟指向的地址的数据边缘时间之间的差可以被确定，并将所述差与期望值相比较。

在一示例性实施例中，本发明提供了一种用于通过下述方式从数字信号提取时钟信号的方法：向所述数字信号应用选通，在所述选通的每个选通脉冲时存储所述数字信号的状态，将所存储的状态编码为标识所述数字信号中的状态改变的边缘时间的数字字，并且确定在所述数字字的预定数量的采样上的平均边缘时间。例如所述数字信号可以是被测装置的数据信号。在一特定实施例中，所述数字字可以被存储在存储器位置，而所述平均边缘时间可以被用作指向所述存储器位置的指针。

在特定实施例中，可以将所述固定去偏移值添加到所述平均边缘时间，以形成调整平均边缘时间。所述调整平均边缘时间表示可以被用作指向存储器的指针的提取时钟。所述平均边缘时间或者调整平均边缘时间可以分发到总线上的多个通道，并且用作指向位于所述多个通道的接收通道上的存储器的指针。可以将存储在通过所述的平均边缘时间或者调整平均边缘时间寻址的存储器中的数据边缘时间与期望数据相比较，以提供被测装置的通过或者失败指示。

所述选通可以通过下述方式被应用到所述数字信号：将作为锁存器时钟信号的所述选通的每个边缘应用到多个锁存器的对应锁存器，将所述数字信号应用到所述锁存器的每一个的输入，并且接收作为所述锁存器的每一个的输出的所述数字信号的状态。在特定的实施例中，编码步骤产生多位字，所述多位字的第一部分标识所述状态改变的时间，第二部分标识所述状态改变的极性。所述多位字的传输可以多路分用进行多路分用以降低其传输率。

在本发明的示例性实施例中，可以通过下述方式来产生所述选通：将边缘产生器输出信号应用到包括一系列延迟元件的延迟电路，并且在所述延迟元件的每一个之间提供连接以接收所述边缘产生器输出信号的脉冲的多个依序延迟的拷贝。所述延迟拷贝的每一个形成所述选通脉冲之一。所述延迟电路可以通过延迟锁定环路控制，其中，所述延迟元件包括可调谐以校正延迟线误差的可控求和元件。

本发明的另一示例性实施例提供了一种用于从数字信号提取时钟信号的设备。所述示例性设备包括：多个渐增选通延迟元件，所述渐增选通延迟元件与边缘产生器通信；多个锁存器，所述多个锁存器的每一个具有连接到所述延迟元件的对应的一个的时钟控制输入，并且具有接收所述数据信号的数据输入；以及，编码器，所述编码器与所述多个锁存器通信。所述编码器适于将存储在所述多个锁存器中的信息转换为表示所述数字信号的边缘时间的数字字。所述示例性实施例还包括平均电路，所述平均电路适于从所述编码器接收多个所述的数字字并确定其平均值。可以提供与所述编码器通信的存储器来接收和存储所述数字字。可以提供与所述的编码器和存储器通信的多路分用电路以降低向所述存储器中传送数据的速率。

在一特定实施例中，所述平均电路可以包括累加器，所述累加器与所述编码器通信，并且接收所述数字字。时钟延迟数据寄存器存储去偏移值。与所述累加器和所述时钟延迟寄存器通信的求和电路适于将所述平均边缘时间添加到所述去偏移值，以提供表示所提取的时钟值的调整平均边缘时间。

可以提供与所述的平均电路和存储器通信的路由电路来使用所提取的时钟值作为指向所述存储器的指针而寻址所述存储器。所述路由电路可适于与多个通道通信，并且可以包括例如时钟总线。可以提供与所述存储器通信的比较电路来将在特定时钟时间的数据的期望值与由所提取的时钟值寻址的存储器中的数据的值相比较。

附图说明

通过下面结合附图对示例性实施例地详细说明，将更全面地理解本发明的上述和其它特征和优点，其中：

图1是一种用于使用本发明示例性实施例的特定元件测试被测装置的数据信号或者时钟信号的方法的功能方框图；

图2是示出按照本发明的示例性实施例的、向数字信号应用选通的示意时序图；

图3是在本发明的几个示例性实施例中使用的多选通采样器的示意图；

图4是一种用于使用本发明示例性实施例的特定元件测试被测装置的数据信号或者时钟信号的设备的示意图；

图5是按照本发明的示例性实施例的、用于从数字信号恢复时钟信息的方法的功能方框图；以及

图6是按照本发明的示例性实施例的、用于从数字信号恢复时钟信息的设备的示意图。

具体实施方式

参见图1来一般地说明用于测试和评估同步时钟控制的数据而不用直接将所述同步时钟信号与所述被测数据信号相比较的示例性方法。

在采样步骤10，采样被测装置(DUT)的数据信号和和时钟信号以使用选通来获取它们在高速率的状态的二进制值。如此获取的采样数据作为所述被测信号的递增延迟间隔的单脉冲系列的采样。应当明白，虽然在此使用术语“单脉冲”，但是可以例如在多个通道上或者长时间地通过多次重复本发明的时钟恢复方法来多次重复执行所述采样步骤10，使得可以在本发明的各个实施例中获取多个“单脉冲”系列。

在所述单脉冲系列中，检测所述被测信号的边缘时间和边缘极性。在编码步骤12中，在二进制字中编码所检测的边缘时间和极性。在一示例性实施例中，所编码的边缘时间被表示为6位字的5个最低有效位，而极性被表示为最高有效位。

在使用本方法的高速测试设备的示例中，以每秒大约2千兆字节来产生所述编码的6位字。为了提供更适合于下游的存储和比较步骤的数据率，可以多路分用所述编码的字以便以每秒仅仅250兆字节来提供48位字。所述48位字表示8个5位边缘时间和对应的8个1位边缘极性。

在选择步骤14中，确定是否所述编码数据表示采样的数据信号的边缘时间和极性或者采样的时钟信号的边缘时间和极性。如果所述编码数据表示采样数据信号的边缘时间和极性，则执行存储步骤16，其中，在随机存取存储器中存储所述编码数据。在所述示例性方法中，使用96 x 40随机存取存储器来存储所述编码数据。

如果所述编码数据表示采样的同步时钟信号的边缘时间和极性，则仅仅具有一个极性的编码数据被选择并用作时钟边缘时间。在时钟选择步骤18，所述编码的时钟边缘时间被路由到时钟总线。因此，可以将所述时钟边缘数据路由到多个通道，并且可用于一个或多个芯片中。

在存储器访问步骤20中，所述时钟数据被用作指向对应的编码数据信号边缘时间的随机存取存储器地址的指针。在比较步骤22中，将在存储器中在所述时钟地址找到的数据边缘时间与期望值相比较，以确定是否所表示的数据信号边缘时间在所表示的时钟边缘时间的预定的限制内。可以由此自动产生通过/失败指示。

执行所述采样步骤10，以获取DUT的数据信号和/或时钟信号的状态的紧密相间的读数。图2是示出被测装置的数据信号24边缘和时钟信号26的相对定时的示例的示意时序图。被测装置中的所述数据信号24被示出为在边缘28改变状态的电压/逻辑电平。所述时钟信号26在边缘30改变状态。选通32、34提供紧密相间的脉冲，其中所述脉冲的每一个触发所述被测数据信号的状态的采样。

所述采样由此产生一系列的位36、38，所述位36、38用于以紧密相间地时间间隔来表示所述被测数据或者时钟信号的状态。表示时钟信号的所述系列位38中的状态40的改变可以被用作时间基准，所述时间基准用于与表示数据信号的所述系列位36中的所述数据信号的状态42比较。在所述示例性方法中，如参见图1和图4在此描述的那样，在对其间进行比较之前，进一步编码所述系列的位36和38。

本领域内的技术人员应当明白，用于描述一系列选通脉冲或者信号的、在本说明书全文中使用的术语“紧密相间”应当被广义地解释，并且这样的间距可以按照特定测试应用的需要而改变。应当明白，相对于被测装置的定时“紧密相间”的这样的脉冲或者信号有可能具有比所述被测信号或者时钟信号更高的频率，或者可以具有相同频率。

在图3中示出了用于获取被测数据或者时钟信号的选通采样的采样设备。通过传统的边缘产生器产生诸如单个选通脉冲的启动信号，并且将此启动信号应用到延迟线输入44。一系列延迟元件输出所述启动信号的递增地延迟的拷贝48。在所述示例性的设备中，如在本领域中公知的那样，所述启动信号的递增地延迟的拷贝48被引导通过求和电路50，以内插在所述延迟元件之间，并且由此提供所述启动信号的另外的更紧密相间的拷贝52。

在所述示例性设备中，所述求和电路50包括求和元件52，其中所述求和元件的每一个包括基于具有8个设置值(即3位控制)的精细微调的吉尔伯特单元。所述设置值可以被调整以校正延迟线误差。通过延迟锁定环路56来提供用于延迟线元件46的速度控制电流。输入的选通脉冲的所述紧密相间的延迟拷贝的每一个被提供到对应的D锁存器58的时钟输入。所述被测数据信号或者同步时钟信号60被路由到所述D锁存器的每一个的输入。结果，所述D锁存器中存储的数据表示数据信号或者被测时钟信号的状态的二进制快照。在所述示例性设备中，使用一组31个D锁存器来捕获所述被测信号的31位宽的选通表示。

参见图4来描述用于使用同步时钟的选通表示来测试DUT中的数据信号的设备。将被测信号59和选通61应用到采样电路62。在所述示例性设备中，所述采样电路62是参见图3详细说明的采样设备。与所述采样电路62通信的编码器电路64从采样电路62接受所述被测信号的紧密相间的选通表示，并且将其转换为用于表示边缘时间和边缘极性(即高到低或者低到高)的数据字。在所述示例性设备中，编码器将所述边缘转换的31位二进制快照转换为6位字。最高有效位用于表示边缘极性，剩余的5个位用于表示边缘时间。虽然为了说明的目的，在此所述的编码使用6位字和1位极性表示，但是本领域内的普通技术人员应当明白，可以使用多种其它的字长度，并且可以在其它方案下在其中编码数据。

在所述示例性设备中，以大约每秒2千兆字节从编码器输出所述6位字。与编码器64通信的多路分用器66用于以每秒250兆字节的数据率将所述数据转换为48位字。所述48位字包括表示边缘时间的8个5位数据字和它们的对应的8个单极性位。本领域内的普通技术人员应当明白，不是在所有的情况下都需要进行信号的多路分用，可以在本发明的范围内选择各种其它的位率和/或多路分用细节。

路由器电路70用于将表示DUT的同步时钟的信号路由到测试时钟总线72上。路由电路70也仅仅选择具有一个极性的时钟边缘时间来表示系统时钟，即选择表示时钟设置(上极性)的边缘时间，并且忽略时钟复位(下极性)。由此可以在多个通道上使用路由到测试总线72的时钟边缘时间。

表示DUT的数据信号的、从多路分用器66输出的字不被选择为时钟信号，而是被直接地存储在随机存取存储器68中。在所述示例性设备中，所述数据被存储在96 x 40随机存取存储器中。本领域内的普通技术人员应当明白，可以使用多个其它的随机存取存储器配置。

测试总线72上的时钟边缘时间被用作指针，以寻址在随机存取存储器68中存储的数据。路由电路74选择总线上的一个时钟用作指针，并且将此时钟边缘时间路由到比较电路76。比较电路76向随机存取存储68提供所述时钟边缘时间来作为地址，并且读取存储在所述地址的数据边缘时间。将从随机存取存储中读取的数据与所述时钟边缘时间相比较以确定其间的差。

比较电路78将数据边缘和同步时钟边缘之间的差的期望值77与由比较电路76找到的差相比较。所述比较电路78按照是否与期望值的偏差在指定的限定内来输出用于每个比较的通过或者失败信号。

因此，在此所述的多选通测试方法和设备的各个实施例可以提供一种用于以其精确的边缘时间和在对应的所述边缘时间的过渡极性来表示被测信号的方法。如此表示的边缘时间和极性被存储，以用于与诸如被测装置的同步时钟的定时信号相比较。所述定时信号也以其精确的边缘时间表示。所述定时信号边缘时间的这个表示可以被提供到时钟总线以用于整个测试系统，例如，用于与随机存取存储器中的对应的数据信号边缘时间相比较。可以相对于期望值查看这样的比较的结果，以确定被测装置是否符合测试规格。

可以通过向参见图1上述的用于测试和评估同步地时钟控制的数据的方法增加步骤来实现一种用于从数据信号恢复时钟信息的示例性方法。参见图5来一般地说明所述用于从数据信号恢复时钟信息的示例性方法。

执行采样步骤82，其中，边缘产生器启动输入选通。采样诸如被测装置(DUT)的数据信号的数字信号以使用所述选通获取它们在高速率下的状态的二进制值。所获取的二进制值以递增地延迟的间隔提供所述数字信号的单脉冲系列的采样。

在所述单脉冲系列中，检测边缘时间和边缘极性。在编码步骤84中，所检测的边缘时间和极性被编码为二进制字。在一示例性实施例中，将所编码的边缘时间表示为6位字的5个最低有效位，并且将极性表示为最高有效位。

在使用本发明的示例性方法的高速测试设备中的示例中，以大约每秒2千兆字节来产生所述的编码的6位字。为了提供更适合于下游的存储和比较步骤的数据率，可以多路分用所述编码字以便仅仅以每秒250兆字节来提供48位字。所述48位字表示8个5位边缘时间和对应的8个1位边缘极性。

执行存储步骤86，其中，在存储器中存储所述的编码的边缘时间。在所述示例性方法中，使用96 x 40随机存取存储器来存储所述编码的边缘时间。

执行平均累加器步骤88，其中，在多个(N个)采样上累加编码的边缘时间，并且确定在N个采样上的平均边缘时间。可以然后执行平均调整步骤90，其中，通过去偏移值来调整所述平均边缘时间。在一示例性实施例中，所述去偏移值是固定值。在可选的向总线写入的步骤92中，可以向时钟总线写入所调整的平均值。所述调整的平均值表示提取的时钟。

在存储器访问步骤94中，调整的平均值被用作指向对应的编码数据信号边缘时间的存储器地址的指针。在比较步骤96中，将在由所提取的时钟指向的地址的存储器中找到的所述数据边缘时间与期望值相比较，以确定所表示的数据信号边缘时间是否在所提取的时钟时间的预定限制内。在最后的步骤98中，可以由此自动产生通过/失败指示。

通过向参见图4上述的、用于使用所述同步时钟的选通表示来测试DUT中的数据信号的设备增加元件，描述一种用于从数字信号提取时钟信息的示例性设备。参见图6来一般地描述用于提取时钟信息的所述示例性设备。

在所述示例性设备中，来自DUT的数字信号59被应用到采样电路62。来自边缘产生器61的信号被作为第二输入应用到采样电路62。在所述示例性设备中，所述采样电路62是参见图3详细描述的采样设备。编码器电路64、多路分用器66、随机存取存储器68、比较电路76和基于期望值77操作以输出通过/失败信号80的比较电路78被配置，并且如上参见图4所述那样工作。

可以使用路由器电路100将编码的边缘时间从多路分用器66引导到累加器102。所述累加器102收集所述编码的边缘时间的N个采样，并且确定在N个采样上的所述平均边缘时间。与所述累加器102通信的初始值寄存器104存储所述累加器初始值，并且将其提供到所述累加器以计算平均边缘时间。可以使用时钟延迟数据寄存器106来存储用于与由累加器102提供的所述平均边缘时间组合的去偏移值，以按照提供正确的指针值所需要的那样调整平均时间。与所述时钟延迟数据寄存器106和所述累加器102通信的求和电路108可以用于将所述去偏移值与由所述累加器102确定的所述平均边缘时间组合以形成调整的平均边缘时间。可以向时钟总线72发送所述调整的平均边缘时间。所述调整的平均边缘时间表示提取的时钟。可以在多个通道上使用由此被路由到测试总线72的时钟边缘时间。但是，当所述提取时钟仅仅用于本地时，其不被发送到时钟总线72，而是被直接地传送到路由电路74，所述路由电路74用于选择要用于指向存储器68的信号。这个信号变为所述随机存取存储器指针。

来自求和电路108的所述提取时钟时间可以被用作访问存储在存储器68中的数据的指针。路由电路54应当选择来自所述求和电路108的本地时钟，并且将这个时钟边缘时间路由到比较电路76。另外，如必要的话，可以将来自求和电路108的时钟路由到时钟总线72以用作其它通道的时钟。比较电路76向存储器68提供作为地址的时钟边缘时间，并且读取存储在所述地址的数据边缘时间。从存储器读取的数据与所述时钟边缘时间相比较以确定其间的差。

因此，本发明的各个实施例提供了一种用于通过向上述的多选通设备增加元件而从被测装置的数字信号提取时钟信号的方法。所述时钟提取方法可用于补充多选通测试方法，或者也可以独立使用，以及仅仅执行时钟提取操作。

虽然在此以选通脉冲的形式一般地说明了本发明的示例性实施例，但是本领域内的普通技术人员应当明白选通脉冲可以包括在各种波形形式循环中的门限电压应用，以触发对应的锁存器，所述波形形式诸如方波信号、正弦波信号、三角波、脉冲等。例如，可以想象，在本发明的所述示例性实施例中，矩形波脉冲的前缘可以被用作选通脉冲。

虽然已经在此以自动测试设备的形式描述了本发明的示例性实施例，但是本领域内的普通技术人员应当明白，本发明可以用于许多其它的信号比较操作中。例如，可以想象，本发明可在无限数量的高速处理应用中用于从数字信号提取时钟信息。

应当明白，可以对在此公开的实施例作出各种修改。因此，上述的说明应当不被理解为限制，而是仅仅被理解为各种实施例的示例。本领域内的技术人员将可以在所附的权利要求的范围和精神内想象其它修改。