制造钨线和使用该钨线制造半导体器件栅极的方法

摘要

本发明涉及制造钨线和使用该钨线制造半导体器件栅极的方法。一种用于制造钨(W)线的方法，所述方法包括：形成含硅层，在该含硅层上形成扩散阻挡层，在扩散阻挡层上形成钨层，并且对所述钨层实施热处理工艺以增大钨层的晶粒尺寸。

说明书

相关申请

本发明要求2007年7月2日提交的韩国专利申请2007-0066170的优 先权，其全部内容通过引用并入本文。

技术领域

本发明涉及用于制造半导体器件的方法，更具体地，涉及制造包括扩 散阻挡层的钨(W)线的方法。

背景技术

随着动态随机存取存储器(DRAM)器件的线宽(例如，构成晶体管 的栅极的线宽)降低至100nm以下，方块电阻(Rs)迅速增加，并且由 于电阻-电容(RC)延迟导致器件的高速操作特征劣化。

图1A是DRAM器件中构成字线的栅极结构的顶视图。图1B说明方 块电阻Rs随线宽的变化。

在DRAM器件中，通过连接线形栅极至通过浅槽隔离(STI)工艺形 成的多个存储单元区域来施加偏压。参考图1A，随栅极G的线宽变化而 变化的方块电阻Rs为串联形式(serial form)的寄生电阻。

参考图1B，用作寄生电阻的栅极G的Rs随着栅极G的线宽降低而迅 速增加。当栅极G包括硅化钨(WSi_X)时，Rs更高并且随着栅极G的线 宽的降低增加得更快。

如图1B所示，当栅极G包含比硅化钨(WSi_X)的电阻率低的钨(W) 例如氮化钨(WN_X)层时，Rs可有效地降低。

近来，在线宽为0.1μm以下的存储器件中，必须使用W层来形成位 线、金属线和栅极的电极。使用W层作为电极的线结构称作W线。

当W线包括多晶硅层时，需要在W层和多晶硅层之间形成扩散阻挡 层。这是为了防止在后续热处理中W层和多晶硅层之间发生异常的硅化。

图2A说明W层的接触电阻随扩散阻挡层的种类而变化。参考图2A， W线包括多晶硅层和W层。多晶硅层可包含N-型杂质(N⁺多晶硅)或P- 型杂质(P⁺多晶硅)。扩散阻挡层可包括以下之一：WN层、WSi_X/WN层 的堆叠结构和钛(Ti)/氮化钛(TiN)/WN层的堆叠结构。接触电阻表示 W层和多晶硅层之间的界面电阻。

包含WN层作为扩散阻挡层的W线由于在WN层和多晶硅层的界面 处发生绝缘的硅(Si)-N反应，从而具有高的接触电阻。这种情况下，无 论掺杂到多晶硅层中的杂质的种类如何，接触电阻始终是高的。

包括WSi_X/WN层的堆叠结构的W线具有依赖于掺杂到多晶硅层中 杂质的种类的不同接触电阻。当多晶硅层掺杂有P-型杂质时，接触电阻增 加，直至包括WN层的W线的接触电阻。这是由于在多晶硅层和扩散阻 挡层的界面处发生绝缘的硼(B)-N反应。另一方面，当多晶硅层掺杂有 N-型杂质时，接触电阻降低。

当W线包括Ti/TiN/WN层的堆叠结构作为扩散阻挡层时，接触电阻 可以明显低于其他扩散阻挡层，无论掺杂到多晶硅层中杂质的种类如何。 该结果的获得是由于在多晶硅层和扩散阻挡层的界面没有发生绝缘的反 应。

图2B是显示W层的方块电阻随扩散阻挡层的种类而变化的示意图。

在包括WSi_X/WN层的堆叠结构的W线中，沉积在非晶WSi_X层上 的WN层是非晶的。因此，沉积在WN层上的W层具有大的晶粒尺寸， 并且W层具有低的方块电阻。

另一方面，在包括Ti/WN层的堆叠结构的W线中，沉积在类晶Ti 层上的WN层具有类晶结构。因此，这种情况下，沉积在WN层上的W 层具有小的晶粒尺寸。结果，W层具有高的方块电阻。

在包括TiN/WN层的堆叠结构的W线中，由于沉积的TiN层为类晶 形态，使得W层具有高的方块电阻。

表1显示随扩散阻挡层种类而变化的接触电阻和方块电阻。

表1中，NMOS Rc表示包括掺杂有N-型杂质的多晶硅层的NMOS晶 体管的栅极接触电阻。PMOS Rc表示包含掺杂有P-型杂质的多晶硅层的 PMOS晶体管的栅极接触电阻。NMOS Rc和PMOS Rc显示采用形成W 双栅极的工艺时的接触电阻。

表1

    WN   WSi_X/WN     Ti/(TiN)/WN   NMOS Rc     高   低     低   PMOS Rc     高   高     低   Rs     低   低     高

根据表1，没有可以既获得低的RS又获得低的Rc(NMOS和PMOS) 的扩散阻挡层。

发明内容

本发明的实施方案涉及用于制造钨线的方法，所述钨线包括扩散阻挡 层和钨层并且可减少钨层的接触电阻和方块电阻。

本发明还涉及用于制造半导体器件栅极的方法，其可减少所述栅极的 接触电阻和方块电阻。

根据本发明的第一方面，提供一种用于制造钨(W)线的方法。所述 方法包括：形成含硅层，在含硅层上形成扩散阻挡层，在扩散阻挡层上形 成钨层，并且对钨层实施热处理工艺以提高钨层的晶粒尺寸。

根据本发明的第二方面，提供一种用于制造半导体栅极的栅极的方法。 所述方法包括：在衬底上形成栅极绝缘层，在栅极绝缘层上形成含硅层， 在含硅层上形成扩散阻挡层，在扩散阻挡层上形成钨层，和对钨层实施热 处理工艺以提高钨层的晶粒尺寸。

附图说明

图1A是DRAM器件中构成字线的栅极结构的顶视图。

图1B说明方块电阻Rs随线宽的变化。

图2A说明W层的接触电阻随扩散阻挡层种类的变化。

图2B是显示W层的方块电阻随扩散阻挡层的种类而变化的示意图。

图3A是显示根据对包括W层的W线实施的热处理工艺中温度变化 而测量的方块电阻图。

图3B提供显示热处理工艺前后的钨层的图像。

图4A至4C是说明根据本发明第一实施方案的用于制造W线的方法 的截面图。W线具有例如PMOS晶体管的栅极结构。

图5A至5C是说明根据本发明第二实施方案用于制造W线的方法的 截面图。

图6A至6D是根据本发明第三实施方案的用于制造W线的方法的截 面图，其中W线应用于双栅极结构。

图7A至7D是根据本发明第四实施方案的用于制造W线的方法的截 面图。

图8A至8C是根据本发明第五实施方案的用于制造W线的方法的截 面图，其中W线应用于接触结构。

图9是显示当将根据第三实施方案的W线应用于晶体管的栅极结构 时，传输延迟时间(propagation delay time)随着方块电阻降低而降低的 图。

具体实施方式

本发明的实施方案涉及一种用于制造半导体器件的方法，更具体地， 涉及一种用于制造包括扩散阻挡层的钨线的方法。

以下实施方案提供用于在线宽100nm以下的存储器件中改善RC延迟 增加的方法。其中所述增加是由使用含Ti扩散阻挡层的钨层的方块电阻增 加所导致，所述含Ti扩散阻挡层包括钛(Ti)/氮化钨(WN)层、TiN/WN 层或Ti/TiN/WN层的堆叠结构。在W层沉积之后，在氢(H₂)气氛中实 施热处理工艺，以通过增加W层的晶粒尺寸来减小W层的方块电阻。

图3A是显示根据对包括W层的W线实施的热处理工艺中温度变化 而测量的方块电阻的图。

在该图中，X轴表示热处理的各种温度，Y轴表示测量的方块电阻。 在该实验中，实施快速热处理工艺。包括Si、TiN和W层的第一样品以及 包括Si、WN_X和W层的第二样品用作W线。

参考图3A，沉积状态的第一样品具有最高的Rs。当热处理的温度增 加时，第一样品的Rs降低。

包括含Ti层作为扩散阻挡层的第一样品随着热处理的温度增加而具 有降低的方块电阻。这是由于W层的晶粒尺寸通过热处理得到增加。

图3B提供显示热处理工艺前后的钨层的图像。应注意，热处理之后 的W层的晶粒尺寸与热处理之前相比显著增加。

参考图3A和3B，通过在沉积W层之后实施热处理工艺，包括W层 的W线具有降低的方块电阻。具体地，随着热处理的温度变得更高，W 层的方块电阻进一步降低。

以下实施方案提供用于降低接触电阻和方块电阻从而实现半导体器件 的高速操作的方法。由表1可看出，与使用含其它材料的扩散阻挡层相比， 当使用含Ti的扩散阻挡层时，接触电阻进一步降低。

即，通过使用含Ti的扩散阻挡层并且在沉积W层之后实施热处理工 艺，能够获得具有低的接触电阻和低的方块电阻的W线，这是因为用于扩 散阻挡层的含Ti的材料具有类晶(crystal-like)结构而与沉积方法的类型 无关。

图4A至4C是说明根据本发明第一实施方案的用于制造W线的方法 的截面图。W线具有例如PMOS晶体管的栅极结构。W线具有例如PMOS 晶体管的栅极结构。

参考图4A，在衬底11上形成栅极绝缘层12。栅极绝缘层12可以是 二氧化硅层(SiO₂)或氧氮化硅(SiON)层。

在栅极绝缘层12上形成含硅层13。含硅(Si)层13可包括多晶硅层， 例如掺杂有杂质的多晶硅层或掺杂有P-型导电杂质的多晶硅层(即，P⁺多 晶硅层)。该P-型导电杂质可包括硼(B)。

在含Si层13上形成扩散阻挡层14。扩散阻挡层14可包括含Ti材料， 例如扩散阻挡层14可以是Ti/WN的双层、TiN/WN的双层或Ti/TiN /WN的三层。使用物理气相沉积(PVD)方法沉积Ti层、TiN层和WN 层。尤其是，由于使用PVD方法沉积Ti层，因此其具有类晶结构。因此， 沉积在类晶Ti层上的TiN层和WN层也具有类晶结构。

在扩散阻挡层14上沉积W层15。使用PVD方法沉积W层15。

由于扩散阻挡层14包括类晶Ti层，因此沉积在Ti层上的WN层也具 有类晶结构。因此，沉积在WN层上的W层15具有小的晶粒尺寸。

参考图4B，在沉积W层15之后，实施热处理工艺100以增加W层 15的晶粒尺寸。热处理工艺100可以是快速热处理工艺并且可以在H₂气 氛中实施。

快速热处理比其它热处理具有更高的产率，并且通过短时间实施该工 艺减少对W层15之下的材料的侵袭(attack)。在炉中实施热处理工艺需 要较长时间。因此，难以防止通过热衡算(thermal budget)的侵袭并且 W层15会在炉中异常地氧化。

在H₂气氛中实施热处理工艺的原因是防止W层15的异常氧化。当 H₂气氛以外的其它气氛例如氨(NH₃)、氧(O₂)或氮(N₂)气氛用于热 处理工艺时，可容易导致W层15的异常氧化。因此，热处理工艺可以在 包含H₂的气氛中实施。

热处理工艺的温度为约800℃至约1000℃，理想的是为约800℃至约 950℃。热处理工艺实施小于五分钟。当热处理的温度高于约1000℃时， 可导致W层15的异常氧化。当热处理的温度低于约800℃时，没有有效 地增大W层15的晶粒尺寸。

如上所述，通过热处理工艺100可增大W层15的晶粒尺寸。与仅仅 沉积W层15而没有实施热处理的情况相比，这种情况下的W线的方块电 阻可以降低。具有增大的晶粒尺寸的W层15称作W图案15A。

参考图4C，在W图案化15A上沉积栅极硬掩模层16。栅极硬掩模层 16可包括氮化物层，并且在与后续定位塞接触(landing plug contact，LPC) 工艺一起同时实施的蚀刻和化学机械抛光(CMP)工艺期间用作阻挡层。

如果在沉积栅极硬掩模层16之后而不是在沉积W层15之后实施热处 理工艺，仍可增大W层15的晶粒尺寸。

然而，当在沉积栅极硬掩模层16之后实施热处理工艺100时，由于用 作栅极硬掩模层16的氮化物层的致密化可产生热应力。热应力干扰W层 15的晶粒尺寸的有效改变。

因此，在沉积栅极硬掩模层16之前，可实施用于增大W层15的晶粒 尺寸的热处理工艺100。虽然没有示出，但是随后实施用于图案化栅极的 工艺。

由于当使用其它材料例如氧化物层时，热应力不显著，所以可在沉积 栅极硬掩模层16或图案化栅极之后实施热处理工艺100。然而，考虑到W 层15晶粒尺寸的增大，在沉积栅极硬掩模层16之前实施热处理工艺100 是更有益的。

根据本实施方案，在沉积W层之后，在栅极结构上实施热处理工艺， 使得W层的晶粒尺寸增大，其中栅极结构包括掺杂有P-型导电杂质的含 硅层、含Ti的扩散阻挡层和W层。结果，可降低栅极结构的接触电阻以 及W层的方块电阻。

图5A至5C是说明根据本发明第二实施方案用于制造W线的方法的 截面图。

W线具有例如NMOS晶体管的栅极结构。

参考图5A，在衬底21上形成栅极绝缘层22。栅极绝缘层22可以是 SiO₂或SiON层。

在栅极绝缘层22上形成含硅层23。含硅层23可包括多晶硅层例如掺 杂有杂质的多晶硅层或掺杂有N-型导电杂质的多晶硅层(即，N⁺多晶硅 层)。N-型导电杂质可包括砷(As)或磷(P)。

在含硅层23上形成扩散阻挡层24。扩散阻挡层24可包含含Ti材料。 扩散阻挡层24可以是Ti/WN的双层、TiN/WN的双层或Ti/TiN/ WN的三层。使用物理气相沉积(PVD)方法沉积Ti层、TiN层和WN 层。尤其是，由于通过PVD方法沉积，Ti层具有类晶结构。因此，沉积 在类晶Ti层上的TiN层和WN层也具有类晶结构。

使用PVD方法在扩散阻挡层24上沉积W层25。

在本实施方案中，由于扩散阻挡层24包括类晶Ti层，因此沉积在Ti 层上的WN层也具有类晶结构。因此，沉积在WN层上的W层25的晶粒 尺寸变小。

参考图5B，在沉积W层25之后，实施热处理工艺200以增大W层 25的晶粒尺寸。热处理工艺200可以是快速热处理工艺并且可在H₂气氛 中实施。

快速热处理比其它的热处理具有更高的产率，并且通过短时间实施该 工艺来减少对W层25之下的材料的侵袭。在炉中实施热处理工艺需要较 长时间，使得难以防止通过热衡算的侵袭并且W层25在炉中容易变得异 常氧化。

在H₂气氛中实施该工艺的原因是防止W层25的异常氧化。当在其它 的气氛如NH₃、O₂或N₂气氛中实施热处理时，易于导致W层25的异常 氧化。

热处理工艺的温度为约800℃至约1000℃，理想地为约800℃至约 950℃。热处理工艺实施五分钟以内。当热处理的温度高于约1000℃时， 可导致W层25的异常氧化。当热处理工艺的温度低于约800℃时，W层 25的晶粒尺寸没有有效地增大。

如上所述，通过热处理工艺200可增大W层25的晶粒尺寸。与没有 对W层25实施热处理相比，W线的方块电阻可降低。具有增大的晶粒尺 寸的W层25称为W图案25A。

参考图5C，在W图案25A上沉积栅极硬掩模层26。栅极硬掩模层 26可包括氮化物层，并且在与后续的LPC工艺一起实施的蚀刻和CMP 工艺中用作阻挡层。

如果沉积栅极硬掩模层26之后而不是在沉积W层25之后紧接着实施 热处理工艺，仍可增大W层25的晶粒尺寸。

然而，当在沉积栅极硬掩模层26之后实施热处理工艺200时，由于氮 化物层即栅极硬掩模层26的致密化可产生热应力。因此热应力干扰W层 25的晶粒尺寸的有效改变。

因此，用于增大W层25的晶粒尺寸的热处理工艺200可在沉积栅极 硬掩模层26之前实施。虽然没有显示，但是随后实施用于图案化栅极的工 艺。

由于当使用其它材料层例如氧化物层作为栅极硬掩模层26时，热应力 不显著，所以可在沉积栅极硬掩模层26或图案化栅极之后实施热处理工艺 200以获得相同效果。然而，为了有效增大W层25的晶粒尺寸，在沉积 栅极硬掩模层26之前实施热处理工艺200是更有益的。

根据本实施方案，在沉积W层之后，对栅极结构实施热处理工艺，使 得W层的晶粒尺寸增大，其中栅极结构包括掺杂有N-型导电杂质的含硅 层、含Ti的扩散阻挡层和W层。结果，可降低栅极结构的接触电阻以及 W层的方块电阻。

图6A至6D是根据本发明第三实施方案的用于制造W线的方法的截 面图，其中W线应用于双栅极结构。

该双栅极结构具有NMOS晶体管栅极和PMOS晶体管栅极。NMOS 晶体管栅极包括掺杂有N-型杂质的含硅层，PMOS晶体管栅极包括掺杂有 P-型杂质的含硅层。NMOS晶体管栅极和PMOS晶体管栅极同时包含在 衬底上。通常，在动态随机存取存储器(DRAM)器件中，单元区具有 形成于其中的NMOS晶体管，周边区具有形成在其中的NMOS和PMOS 晶体管。本实施方案表示在包括单元区和周边区的衬底上同时制造晶体管 的栅极的方法。

参考图6A，在具有第一和第二区域的衬底31上形成栅极绝缘层32。 栅极绝缘层32可以是SiO₂或SiON层。第一区域可以是NMOS晶体管区 域而第二区域可以是PMOS晶体管区域。

在栅极绝缘层32上形成含硅层33。含硅层33可以是多晶硅层例如掺 杂有杂质的多晶硅层。含硅层33可包括第一区域和第二区域，其中第一区 域掺杂有N-型导电杂质(即N⁺多晶硅区域)，第二区域掺杂有P-型导电杂 质(即P⁺多晶硅区域)，每个区域独立地共存。P-型导电杂质包括B。N- 型导电杂质包括As或P。独立地掺杂不同导电杂质的原因是在衬底31上 形成双栅极结构。

在含硅层33上形成扩散阻挡层34。扩散阻挡层34可包含含Ti材料。 例如，扩散阻挡层34可以是Ti/WN的双层、TiN/WN的双层或Ti/TiN /WN的三层。使用物理气相沉积(PVD)方法沉积Ti层、TiN层和WN 层。尤其是，由于通过PVD方法沉积，因此Ti层具有类晶结构。因此， 沉积在类晶Ti层上的TiN层和WN层也具有类晶结构。

使用PVD方法在扩散阻挡层34上沉积W层35。

在本实施方案中，由于扩散阻挡层34包括类晶Ti层，因此沉积在Ti 层上的WN层也具有类晶结构。因此，沉积在WN层上的W层35的晶粒 尺寸变小。

参考图6B，在沉积W层35之后，实施热处理工艺300以增大W层 35的晶粒尺寸。热处理工艺300可以是快速热处理工艺并且可以在H₂气 氛中实施。

快速热处理比其它的热处理具有更高产率，并且通过短时间实施该工 艺而降低对W层35之下的材料的侵袭。如果热处理工艺在炉中实施，需 要较长的时间，使得难以防止通过热衡算的侵袭，并且W层35在炉中易 于异常氧化。

在H₂气氛中实施该工艺的原因是防止W层35的异常氧化。当在其它 的气氛如NH₃、O₂或N₂气氛中实施热处理时，易于导致W层35的异常 氧化。

热处理工艺的温度为约800℃至约1000℃，理想地为约800℃至约 950℃。热处理工艺实施五分钟以内。当热处理的温度高于约1000℃时， 可导致W层35的异常氧化。当热处理工艺的温度低于约800℃时，没有 有效地增大W层35的晶粒尺寸。

如上所述，通过热处理工艺300可增大W层35的晶粒尺寸。与没有 对W层35实施热处理相比，W线的方块电阻可降低。具有增大的晶粒尺 寸的W层35称作W图案35A。

参考图6C，在W图案35A上沉积栅极硬掩模层36。栅极硬掩模层 36可包括氮化物层，并且在与后续LPC工艺一起实施的蚀刻和CMP工 艺中用作阻挡层。

如果热处理工艺在栅极硬掩模层36沉积之后而不是W层35沉积之后 实施，W层35的晶粒尺寸仍可增大。

然而，当在沉积栅极硬掩模层36之后实施热处理工艺300时，由于氮 化物层即栅极硬掩模层36的致密化导致可能产生热应力。热应力干扰W 层35的晶粒尺寸的有效改变。

因此，用于增大W层35的晶粒尺寸的热处理工艺300可以在沉积栅 极硬掩模层36之前实施。

参考图6D，实施栅极图案化工艺以同时形成NMOS晶体管栅极和 PMOS晶体管栅极。NMOS晶体管栅极包括掺杂有N-型杂质的硅电极 33A，PMOS晶体管栅极包括掺杂有P-型杂质的硅电极33B。双栅极结构 包括PMOS晶体管栅极和NMOS晶体管栅极。

由于当使用其它材料层例如氧化物层作为栅极硬掩模层26时，热应力 不显著，所以可在沉积栅极硬掩模层36或图案化栅极之后实施热处理工艺 300，以获得相同效果。然而，为了有效地增大W层35的晶粒尺寸，在沉 积栅极硬掩模层16之前实施热处理工艺300是更有益的。

根据本实施方案，当使用W线以形成双栅极时，对在类晶扩散阻挡 层上沉积的W层实施热处理工艺。因此，W层晶粒尺寸增大，使得可以 降低栅极结构的每个栅极的方块电阻。而且，通过使用含Ti的扩散阻挡层， 可减小每个栅极的接触电阻。

图7A至7D是根据本发明第四实施方案的用于制造W线的方法的 截面图。

参考图7A，在包含位线接触42的下层41上形成扩散阻挡层43。下 层41可以是绝缘层(例如，氧化物层)。位线接触42可包含含硅材料(例 如多晶硅)。因此，位线接触42可以是多晶硅塞。

扩散阻挡层43可包含含Ti材料。例如，扩散阻挡层43可以是Ti/ WN的双层、TiN/WN的双层或Ti/TiN/WN的三层。使用物理气相沉 积(PVD)方法沉积Ti层、TiN层和WN层。尤其是，由于通过PVD方 法沉积，因此Ti层具有类晶结构。因此，沉积在类晶Ti层上的TiN层和 WN层也具有类晶结构。

使用PVD方法在扩散阻挡层43上沉积W层44。

在本实施方案中，由于扩散阻挡层43包括类晶Ti层，因此沉积在 Ti层上的WN层也具有类晶结构。因此，沉积在WN层上的W层44的 晶粒尺寸变小。

参考图7B，在W层44沉积之后，实施热处理工艺400以增大W 层44的晶粒尺寸。热处理工400可以是快速热处理工艺并且可以在H₂气 氛中实施。

快速热处理比其它的热处理具有更高产率，并且通过短时间实施该 工艺而降低对W层44之下的材料的侵袭。如果热处理在炉中实施，需要 较长时间，使得难以防止通过热衡算的侵袭并且W层44易于被异常氧化。

在H₂气氛中实施该工艺的原因是防止W层44的异常氧化。当在其 它的气氛如NH₃、O₂或N₂气氛中实施热处理时，易于导致W层44的异 常氧化。

热处理工艺的温度为约800℃至约1000℃，理想地为约800℃至约 950℃。热处理工艺实施五分钟以内。当热处理的温度高于约1000℃时， 可导致W层44的异常氧化。当热处理工艺的温度低于约800℃时，W层 44的晶粒尺寸没有有效地增大。

如上所述，通过热处理工艺400可增大W层44的晶粒尺寸。没有 对W层44实施热处理相比，W线的方块电阻可降低。具有增大的晶粒尺 寸的W层44称作W图案44A。

参考图7C，在W图案44A上沉积位线硬掩模层45。位线硬掩模层 45可包括氮化物层，并且在与后续的存储结点接触塞(SNC)工艺一起实 施的蚀刻和CMP工艺中用作阻挡层。而且，位线硬掩模层45用作位线和 位线周围的导电层的绝缘层。

另一方面，如果在沉积位线硬掩模层45之后，而不是沉积W层44 之后实施热处理工艺400，W层44的晶粒尺寸仍可增大。

然而，当在沉积位线硬掩模层45之后实施热处理工艺400时，由于 氮化物层即栅极硬掩模层45的致密化导致可能产生热应力。热应力干扰 W层44的晶粒尺寸的有效改变。

因此，用于增大W层44的晶粒尺寸的热处理工艺400可以在沉积 位线硬掩模层45之前实施。

参考图7D，可以实施用于顺序地蚀刻位线硬掩模层45、W层44和 扩散阻挡层43的位线图案化工艺。

由于当使用其它材料层例如氧化物层作为位线硬掩模层45时，热应 力不显著，所以可在位线硬掩模层45或图案化位线之后实施热处理工艺 400。然而，为了有效地增大W层44的晶粒尺寸，在沉积位线硬掩模层 45之前实施热处理工艺400是更有益的。

图8A至8C是根据本发明第五实施方案的用于制造W线的方法的 截面图，其中W线应用于接触结构。

参考图8A，在衬底51上形成绝缘层52例如层间绝缘层。绝缘层52 可以是SiO₂层。衬底51可包含含硅材料。衬底51可以是掺杂有杂质的晶 体管的源极/漏极区或掺杂有杂质的塞(plug)。杂质可以是P-型导电杂质 和或N-型导电杂质。P-型导电杂质包括B。N-型导电杂质包括As或P。

通过蚀刻绝缘层52形成暴露出衬底51的接触孔。然后，在所得结 构的整个表面上形成扩散阻挡层53。该扩散阻挡层53包含含Ti材料。扩 散阻挡层53可以是Ti/WN的双层、TiN/WN的双层或Ti/TiN/WN 的三层。使用物理气相沉积(PVD)方法沉积Ti层、TiN层和WN层。 尤其是，使用PVD方法沉积Ti层以具有类晶结构。因此，沉积在类晶Ti 层上的TiN层和WN层具有类晶结构。W层54也沉积在扩散阻挡层53 上以掩埋接触孔。使用PVD方法沉积W层54。

在本实施方案中，由于扩散阻挡层53包括类晶Ti层，因此沉积在 Ti层上的WN层也具有类晶结构。因此，沉积在WN层上的W层54的 晶粒尺寸变小。

参考图8B，在沉积W层之后，实施热处理工艺500以增大W层54 的晶粒尺寸。热处理工500可以是快速热处理工艺并且可以在H₂气氛中实 施。

快速热处理比其它的热处理具有更高产率，通过短时间实施该工艺 而降低对W层54之下的材料的侵袭。如果热处理在炉中实施，需要较长 时间，使得难以防止通过热衡算的侵袭并且W层54易于被异常氧化。

在H₂气氛中实施该工艺的原因是防止W层54的异常氧化。当在其 它的气氛诸如NH₃、O₂或N₂气氛中实施热处理时，易于导致W层54的 异常氧化。

热处理工艺的温度为约800℃至约1000℃，理想地为约800℃至约 950℃。热处理工艺实施五分钟以内。当热处理的温度高于约1000℃时， 可导致W层54的异常氧化。当热处理工艺的温度低于约800℃时，W层 54的晶粒尺寸没有有效地增大。

如上所述，通过热处理工艺500可增大W层54的晶粒尺寸。与没 有对W层54实施热处理相比，W线的方块电阻可降低。具有增大的晶粒 尺寸的W层54称作W图案54A。

参考图8C，选择性地蚀刻W图案54A和扩散阻挡层53，仅仅在接 触孔中保留W图案54B和扩散阻挡层53A。

即使在选择性蚀刻W54A和扩散阻挡层53之后实施热处理工艺 500，也可获得相同效果。然而，为了有效地增大W层的晶粒尺寸，可以 在沉积W层54之后实施热处理工艺500。

根据第四和第五实施方案，当W线应用于位线结构或接触结构时， 在类晶的扩散阻挡层上一旦形成W层就对W层实施热处理工艺。因此， 位线结构或接触结构中的W层的方块电阻随着W层晶粒尺寸的增大而降 低。当应用含Ti的扩散阻挡层时，位线结构或接触结构的接触电阻也降低。

图9是显示当将根据第三实施方案的W线应用于晶体管的栅极结构 时，传输延迟时间随着方块电阻的降低而降低的图。例如，包含热处理W 层的W线用于晶体管中的栅极结构，并且通过使用包含由晶体管制成的 101换流器(inverters)的环形振荡器来测量传输延迟时间。

参考图9，与没有热处理(A)的情况相比，采用热处理(B)的情 况下的传输延迟时间降低多达约10％。

即，附加的热处理工艺增大了W层的晶粒尺寸，从而有效地降低方 块电阻。因此，能够获得高速器件操作。

通过第三实施方案以外的其他实施方案，也可以获得降低传输延迟 时间的效果。

上述实施方案说明了包括类晶扩散阻挡层和W层的栅极结构、位线 结构、接触结构。然而，本发明可用于制造包括类晶扩散阻挡层和W层的 金属线的工艺。因此，本发明可用于快闪存储器件中的金属线。

当在上述实施方案中包含相同的方块电阻时，在沉积W层之后实施 热处理工艺，并且因此增大W层的晶粒尺寸。结果，能够减小W层的厚 度，导致集成度的提高。

虽然本发明已经对具体的实施方案进行了描述，但是本领域技术人 员显然知道可作出各种变化和改变而没有脱离本发明由以下权利要求所 限定的精神和范围。