基于IC－封装－PCB协同设计的PI解决方法

摘要

本发明涉及超大规模集成电路技术领域，特别是解决后端设计中电源完整性问题的IC－封装－PCB协同设计的PI解决方法。方法包括：1)建立适合于VLSI的PI分析的电路模型；2)分析并提取电路模型所对应的寄生参数；3)确定PI设计中的设计指标；4)利用EDA工具和自有算法模型进行精确仿真计算；5)考虑电源完整性的前提下，根据PI设计指标和仿真结果，快速确定合适的电源地IO数目。

说明书

技术领域

本发明涉及超大规模集成电路(VLSI)技术领域，特别是解决后端设计中电源完整性问题的IC-封装-PCB协同设计的PI解决方法。

背景技术

随着集成电路(IC)的工作速度和集成度越来越高，芯片功能越来越多，芯片功耗越来越大，单元的翻转频率越来越高，同时也带来了芯片输入输出管脚的增多。这些将可能引起电源和地线上的噪声，造成集成电路芯片性能下降，甚至功能错误不能工作，这就带来了电源完整性的问题，会影响到时序的收敛，设计的成功，功耗的大小和芯片工作的稳定。工艺尺寸缩小的同时，电源电压也在下降，在降低功耗的同时也给电源完整性带来了很大的挑战。在设计过程中能有效的避免电压降(IR-drop)，同步开关噪声和电迁移(EM)等电源完整性(PI)问题，是高速数字电路芯片成功实现的保证和必须条件。

过去芯片的物理设计并不在设计早期进行封装的考虑，只是在芯片生产出后，联系封装厂家，针对自身的压焊布局索要相应形式的管壳，进行封装。随着集成电路技术的发展，电源完整性问题的凸现，封装的寄生效应和印刷电路板(PCB)板级负载情况等问题业已成为影响设计成功与否的重要因素。传统的设计方式已经不能满足大引线数目，大芯片面积，高速器件的要求，出于封装成本和性能的考虑，应当在芯片设计中就进行PCB板级应用环境分析，封装的可行性和成本分析。为保证日后芯片产品的成功应用，在物理设计的初期就应通过电源完整性分析，在物理位置和电性能上优化芯片设计，从而减小IC设计-封装设计-PCB设计整个产品开发应用过程中的迭代和费用。

在IC-封装-PCB协同设计中，针对芯片所要实现的功能和I/O数目，首先预估芯片面积，根据备选封装形式，封装的各项寄生参数和PCB板级应用情况，若选用倒扣焊封装以外的其他封装形式，还需要推算压焊丝长度，考虑由其引入的寄生效应后，对电源完整性进行分析，估计出能满足要求的电源/地数目和理想位置。考虑可选择的封装形式和成本，选择出封装形式，提供给物理设计做参考，进行布局布线，进行时序分析。最后，在芯片布线完成后，对于关键信号的路径进行寄生参数提取，协同封装厂商提供的封装参数进行信号完整性(SI)分析，完成验证。

IC-封装-PCB的协同设计可以有效地解决多引脚数目，高性能器件的IC设计和封装问题。从协同设计的过程可以看出，如图1，其核心部分是电源完整性的解决方法。

影响电源完整性的主要因素有两方面：一方面是由于电源分布系统(PDS，Power Distribution System)电源回路的电阻和通过电阻的电流引起的压降，另一方面是指PDS电源回路的电感和电流变化引起同步开关噪声，导致了地弹(ground bounce)和电压下陷(voltage sag)。

输出单元是同步开关噪声主要的噪声源，因为流过其接地线和封装寄生电感的大开关电流变化非常迅速，封装寄生电感也比较大，所以产生的噪声比较严重。当集成电路的规模越来越大，对设计者来说很难对整个设计进行同步开关噪声的建模和仿真。因此在设计的初期对输出单元进行合理精确的建模和仿真，根据结果来降低其同步开关噪声是十分重要的。

发明内容

本发明的目的在于通过建立适合于VLSI的PI分析的同步开关输出噪声仿真模型和提取电路模型所对应的寄生参数的方法，得出一种基于IC-封装-PCB协同设计的PI解决方法，可以快速决定合适的电源地输入单元的个数，选取同步输出单元的个数，封装的类型，这种方法快速简便而且结果精确，适用于解决超大规模集成电路中的电源完整性问题。

本发明一方面提供了分析同步开关输出噪声的电路模型及其简化模型，通过在不同条件下的仿真，总结出影响其大小的不同因素，适用于指导芯片设计的进行。

本发明的另一个方面在于快速确定合适的电源地个数。这是因为在基本选定封装类型后，大部分参数往往是确定下来，或者说变化的空间不会太大，使得改善噪声的各种方法会受到限制。物理设计者解决同步开关输出噪声行之有效的方法，是添加足够的电源地输入输出(IO)对同步开关信号进行隔离，以减小噪声的大小。可以预见，电源地的数目越多，同步开关输出噪声就会越小，但实际中，出于成本和可实现性的考虑这是不现实的。

信号IO单元的数目由设计的逻辑功能所决定，但是电源和地单元的数目由设计的物理实现所决定。随着芯片功能性的增强，需要处理越来越多的信息，信号的输入输出数目会变得很大，导致芯片的面积受制于IO数目的限制，电源和地单元数目太多会使面积变大，面积太大又会带来时序收敛的问题，其类型和数目的选择应该满足面积，功耗，同步翻转噪声、电流密度、EM等电源完整性方面的要求，权衡处理后得到最优的数目。另外封装管壳一定的管脚数目也是限制电源地数目增多的因素。在实际设计中就要在满足电源完整性要求的基础上，尽可能地优化电源地的数目。希冀通过PI分析得到较为准确的量化值。其技术方案如下：

一种适用于VLSI后端物理设计的基于IC-封装-PCB协同设计的PI完整解决方法，该方法通过：1)建立适合于VLSI的PI分析的电路模型；2)分析并提取电路模型所对应的寄生参数；3)确定PI设计中的设计指标；4)利用EDA工具和自有算法模型进行精确仿真计算；5)考虑电源完整性的前提下，根据PI设计指标和仿真结果，快速确定合适的电源地IO数目。

所述的适用于VLSI后端物理设计的基于IC-封装-PCB协同设计的PI完整解决方法，应用在PI分析中的电路模型，是协同考虑IC、封装和PCB三者的驱动电路、寄生参数效应、输出负载后所提取出的实用集总电路参数模型，电路模型完整的对PI分析的影响因素进行全面考虑，以该电路模型为PI分析的对象指导物理设计中PI的进行。

所述的适用于VLSI后端物理设计的基于IC-封装-PCB协同设计的PI完整解决方法，应用在PI分析中的仿真计算方法，是考虑实际VLSI标准电路单元对电源噪声容限的要求，根据IC、封装和PCB的信息，通过建立综合考虑同步开关噪声、IR-drop、电流密度三者对PI的影响而确定的数学关系，利用HSPICE仿真分析和手动计算相结合的手段，快速确定VLSI的电源地IO数目从而确保芯片的PI。

综合上述的本发明的两个方面，所提供的PI解决方法包括以下步骤：

步骤1，建立分析同步开关输出噪声的电路模型及其简化模型；

步骤2，协同考虑并确定IC、封装和PCB三者的驱动电路、寄生参数效应和输出负载；

步骤3，根据设计经验和仿真结果，确定PI的设计指标；

步骤4，根据IO特性，进行IO的选择；对IO工作时的自身所需提供的电源地工作电流进行分析；对逻辑核(CORE)的工作电流进行分析；根据功能仿真，确定芯片的输出翻转率；

步骤5，确定电源地IO的数目和摆放位置。

下面通过举例来详细说明基于IC-封装-PCB协同设计的PI解决方法。

附图说明

图1是IC-封装-PCB协同设计流程图。

图2是分析同步开关输出噪声的电路模型图。

图3是电路简化模型图。

图4是寄生电感值的影响示意图。

图5是输出开关单元个数的影响示意图。

图6是去耦电容的影响示意图。

图7是静止单元数目的影响示意图。

图8是驱动能力为4、8、12、16输出单元的仿真波形图。

图9是输入单元3.3v和1.8v电源地电流的波形图。

图10是输出单元3.3v和1.8v电源地电流的波形图。

具体实施方式

图1是IC-封装-PCB协同设计方法，以0.18微米工艺为例，具体地讨论解决电源完整性问题的方法。

步骤1，建立分析同步开关输出噪声的电路模型及其简化模型；

建立适合于VLSI的PI分析的同步开关输出噪声的电路模型，在设计初期的建模仿真是决定设计能否成功的一个重要因素。

输入输出(IO)单元主要是由一组尺寸不同缓冲器的级连构成。输出单元要驱动大负载，最后一级需要通过很大的电流，所以尺寸相对前面各级来说要大很多，供电电压也相应的要高。因此实际的输出单元由两个不同的电压供电以及有相应的两个地。建立模型如图2，PO代表一个输出单元，3.3V电压给PO的最后一级供电，1.8V电压给PO的前几级和芯片内部供电，相对应的也有两个不同的地连接。1.8V电压来自给芯片的逻辑核供电的电源环，由它供电的晶体管尺寸一般都比较小，通过的电流也比较小。因此由大电流引起的同步开关噪声主要由3.3V供电支路及其对应的地支路的寄生参数，资料输出支路的寄生参数引起的。

如图2所示，芯片上的电源线和地线模型用简单的RLC网络(R_V，L_V，C_V)和(R_G，C_G，L_G)构成。焊接引线(bond wires)，封装引线和管脚(package traces and pins)分别用两个RLC网络(R_p，L_p，C_p)和(R_b，L_b，C_b)构成。这两个RLC网络的各个参数值由封装的类型来决定。PCB VCC和PCB Gnd是PCB上的3.3V的电源和相应的地。而节点Chip VDD33和Chip Gnd是输入芯片上的3.3V的电源和相应的地。VDD和VSS是给PO单元供电1.8V的电源和对应的地。其中C_b，C_p的值较小，串联以后的值更小，而且得到的电抗在目前一般设计的时钟频率下是L，R串联等效电抗的10倍以上，所以这两个电容可以忽略。芯片上的电源线和地线的寄生参数值(R_V，L_V，C_V)和(R_G，C_G，L_G)也很小，同样可以忽略。另外，电阻r_V和r_g的值相对来说也很小，也可以被忽略。所以可以简化电路如图3，其中BUF是一个缓冲器，PO8是一个输出IO单元，R_d，L_d是芯片封装电源接口的参数，R_g，L_g是芯片封装地接口的参数，R_w，L_w是芯片封装信号接口的参数，C_L是负载电容。由于芯片封装的焊接引线和芯片管脚等的寄生参数的影响，PO8的3.3V电源埠VDD33和对应的地端口VSSD的实际电压值将不是恒定的理想值。对于不同的封装电阻和电感L_d、L_w、L_g、R_d、R_w、R_g的取值将会不同。

根据模型，通过仿真可以得到影响同步开关输出噪声的因素。结论是，电感值越大，噪声也就越大，如图4；输出开关单元个数增加时，噪声也同时变大，如图5；当去耦电容变大时，噪声也随着减弱，如图6；静止的输出单元的数目增加也能降低噪声，开关的单元越多，静止的单元越少，噪声也就越大，如图7。

降低芯片封装中的电源和地管脚的电感，比如增加电源地的管脚数目，减短引线长度，采用更好的封装形式等。增加电源和地的互相耦合电感也可以减小回路总的电感；让电源和地的管脚成对分布，并尽量靠近。给芯片上开关频率大的模块增加去耦电容，考虑在芯片封装内部使用去耦电容，这样高频电流的回路电感会非常小，能在很大程度上减小芯片内部的同步开关噪声。

下面的步骤就是确定电源地IO数目的方法。深亚微米工艺下，电源地IO分为给芯片的逻辑核(CORE)和外围的IO单元供电两种类型。在确定电源和地单元数目时，需要分别计算。本例的信号输入端口为138个，输出埠为104个。

步骤2，协同考虑并确定IC、封装和PCB三者的驱动电路、寄生参数效应和输出负载；

根据PCB应用环境确定输出负载，根据封装形式确定封装寄生参数。绝大部分负载都是CMOS器件，即为容性负载。负载的大小要根据不同的板极应用情况来确定，通常情况下，可以通过假设一定的经验数值，用于进行PI的分析。通过对实际应用的分析，一般器件的输入负载为10pf以下，PCB布线电容可以根据单位面积电容和电源地平面面积来估算。根据封装形式确定封装寄生参数；本例输入负载为10pf，电源地平面面积300mm²，布线电容为0.126pF^*300＜40pF，所以得到负载最大值为50pf。在应用中的典型值可以设为35pf。

封装的寄生参数应当直接向封装厂家索取。对芯片封装(package)的各个部分，包括对插座(socket)和PCB板级连线进行预估，得到整个芯片外部的寄生参数。本例为R＝4Ω，L＝10nH，电容在1pf以内。

步骤3，确定PI设计中的设计指标。

根据过往的设计经验，对于电源电压的波动能够容忍的范围进行设定，这种方法要有足够的余量，以保证电路的正常工作。或者选用更为精确的方式，提取电源网络的简化电路，进行仿真，确定可允许的电压波动阈值。对于PI，该阈值是最为重要的一个指标。

在本例中，我们选用5％的经验阈值。

步骤4，根据IO特性，确定IO的选择，并对IO工作时的自身所需提供的电源地工作电流进行分析，得到IO的性能指标；利用EDA工具和自有算法模型进行精确仿真计算；对逻辑核(CORE)的工作电流进行分析；根据功能仿真，确定芯片的输出翻转率；

根据驱动电容负载的能力，根据IO特性，进行IO的选择。一般来说，库提供商会提供很多种具有不同驱动能力的输出单元以及种类较为单一的输入单元，所以选择IO的问题主要就是选择输出单元的类型。根据步骤2的负载和寄生参数，结合不同的输出单元，进行仿真，根据结果确定合适的输出单元。在进行时序驱动的设计中，需要尽可能小的过渡时间(transition time)，但这样会使ground bounce变得严重，所以这里需要有一个选择的折衷，一般来说，选择中等transition time的输出单元为佳。本例的仿真波形如图8，该波形是针对驱动能力分别为4、8、12、16的输出单元，在驱动50pf负载时的仿真结果。根据前述的标准，应选择驱动能力为8的输出单元，在35pf负载下，其transition time为3.2ns。

对IO工作时的自身所需提供的电源地工作电流进行分析。其目的是保证对所有IO供电的正常。根据工作频率，一定负载的条件下，对IO进行仿真，得到IO的3.3v和1.8v电源地电流的波形图，进而指导3.3V电源地数目的选择。图9是输入单元在50MHz频率下，3.3v和1.8V电源地电流的波形图。图10是驱动能力为8的输出单元，在50MHz频率，负载为35pf的3.3v和1.8v电源地电流波形图。分析后得出结论，1.8V电源/地对IO的电流贡献较小，对比3.3V电源/地的电流可以忽略。得到输入单元的最大电流为4mA，输出单元的最大电流为30mA。

在IC-封装-PCB协同设计中，IC设计的初期，也就是在RTL代码完成后，就可以通过功能仿真，协同EDA工具，完成功耗的预估，得到CORE工作电流的大致数值，随着物理设计的进行，能够得出更为准确的功耗数值。依据CORE的工作电流，就可以推算出芯片对1.8V电源地的需求数目。这里，我们估算的电流值为2600mA。

根据功能仿真，确定正常工作状况下，芯片IO的翻转率。在进行功能仿真后，可以根据IO的工作情况，得到翻转率的统计平均值。这里我们得到了40％的最大翻转率数值。

步骤5，确定电源地IO的数目和摆放位置；

根据输入单元的数目，可以参照单元库提供的IO单元功耗值或者参照步骤4中输入单元的最大电流值得到保证输入单元正常工作所需的电源地数目。根据输出单元的数目，综合ground bounce、IR-drop和电流密度来考虑保证输出单元正常工作所需的电源地数目。步骤5中有“参照步骤4的最大电流值”，指的是所得到的输入单元的最大电流，本例中即为4mA。

根据输出单元的数目，综合ground bounce、IR-drop和电流密度来考虑保证输出单元正常工作所需的电源地数目。以上输入或输出供电电源地的数目均应取各种计算方式所得结果中的最大者。

本例参照单元库提供的IO单元功耗值计算为输出供电电源地数目的方法：单个3.3V电源能够提供的最大电流为39mA，地为81mA。输入单元数目为138个，库文件提供的输入单元功耗为50.54mW/MHz，输入数据的频率为80MHz，计算出针对输入单元的3.3V电源的数目为Numberl＝P_inputall/(3.3V*I_single)＝80*50.54*138/(3.3*39)＝4.335。参照步骤4最大电流值的计算方法：输入单元所需的平均电流为4mA，最大翻转率为40％，计算所需电源的数目为Number2＝I_inputall*toggle/I_single＝4*138*40％/39＝5.661。所以选择6个电源为输入单元供电。根据上述选择电源数目的方法同样可以得出地的数目应是3个。

本例从ground bounce角度确定为输出单元供电的电源地数目如下：一般库提供商会根据不同寄生电感大小，提供各种类型输出单元所需要的电源地数目的参照值，累加所有输出单元推算得到所需要电源地的总数。根据此法得到所需电源数目为12个，地为13个。

从IRDROP角度考虑输出单元供电电源地数目如下：选定噪声容限后，根据步骤2电阻、电感，步骤4上升时间和翻转率，得到单个电源能够供给的最大输出单元数目，输出总数目和单个电源所能负荷最大数目的比值，即为考虑IRDROP后的数目。本例计算如下：

T_10-90＝3.2ns，L＝10nH，R＝4Ω，C＝35pF