用于不同通信标准的同步实现的低功率可重构体系

摘要

公开了一种芯片结构，用于处理根据多个通信协议的任何一个而被编码的信号，所述通信协议的每一个都被一系列算法所定义。多个巨单元，每一个都采用可再利用的、可重构功能模块的形式，用于执行对于实现每一种通信协议的物理层而言所必需的不同算法；以及多个转换器，用于响应性地选择控制信号，以便将处理由每种所述协议编码的信号所必需的巨单元进行互连。优选地，所述相同巨单元中的至少一些是与两个或者多个协议的算法一起使用。

说明书

相关申请

本申请要求以下美国临时申请的优先权：

于2004年7月8日提交的No.60/586,390，题目为“Low-PowerReconfigurable Architechture for Simultaneous Implementation ofDistinct Communication Standards”(代理方案号66940-016)；

于2004年7月8日提交的No.60/586,391，题目为“Method andArchitechture for Implementation of Reconfigurable Matrix-VectorComputations”(代理方案号66940-017)；

于2004年7月8日提交的No.60/586,389，题目为“Method andArchitechture for Implementation of Reconfigurable OrthogonalTransformation”(代理方案号66940-018)；和

于2004年7月8日提交的No.60/586,353，题目为“Method andArchitechture for Implementation of Reconfigurable Trellis-TypeCoding”(代理方案号66940-019)。

技术领域

本发明通常涉及一种结构，其用于采用独特的自适应可重构硬件实现不同通信协议和标准，尤其涉及低功率可重构硬件，其具有用于便携式应用的良好空间和灵活性，以便瞬时适应于处理采用不同通信协议或标准传输的信号，从而使其具有更加广泛的应用。

背景技术

减少功耗对于便携式计算和通信设备而言是一项关键设计目标，这些设备越来越多地采用成熟的耗能的信号处理技术。灵活性是另一个关键的必要条件，其要求使用可编程部件。然而，毕竟要在效率和灵活性之间进行基本的取舍，因此可编程设计获得了主要性能，但与专用集成电路(ASIC)相比牺牲了功耗。

随着通信市场的持续增长及快速变化，设备厂商在性能、灵活性、成本和对市场的快速响应之间艰难的选择。传统的处理方案，例如数字信号处理器(DSP)、ASIC、专用标准产品(ASSP)和现场可编程门阵列(FPGA)，都迫使设计人员在这些关键参数之间进行权衡。这样，需要一种新型处理器，它能够使设计人员同时满足所有这些目标。

未来的网络嵌入式设备，无论是有线还是无线连接的，都需要支持通信和数字信号处理的多种标准和协议。这是由语音、数据和视频信号的会聚和对发展中的特征的高度需求造成的。设备供应商需要创建更加灵活以及现场可升级的系统。比如，对于多协议系统有着强烈需求，因为其能够适应通信模式改变或者支持多个市场。例如，美国无线基础设施必须处理CDMA-One和TDMA数字通信，以及CDMA2000标准。因为没有人能够精确地预测今后几年中每种通信的话务量，也不会有最终的通信协议定义，设备商力求建立可以瞬间适应模式改变的灵活系统。灵活性还允许制造商可以分化其产品，使用有专利权的算法创造更高的价值。可重构系统最近已经出现，其通过展现出片上系统(system-on-chip)所频繁要求的高性能(参照，例如G.R.Goslin，″A Guide to Using Field Programmable Gate Arrays forApplication Specific Digital Signal Processing Performance″，Proceedings of SPIE，vol.2914，p321-331)和低功率(参照，例如A.Abnous等人的″Evaluation of a Low-Power Reconfigurable DSPArchitecture″，Proceedings of Reconfigurable Architecture Workshop，Orlando，Florida，USA，1998年3月，和M.Goel和N.R.Shanbhag的″Low-Power Reconfigurable Singal Processing via Dynaminc AlgorithmTransformation(DAT)″，Proceedings of Asilomar Conference on signals，Systems and Computer，Pacific Grove，CA，1998年11月)，而成为这种嵌入式计算的有前途的实现平台。通用计算与嵌入式数字信号处理的可重构结构的目前趋势是把可编程处理器和不同粒度的可重构计算部件相结合(微粒[Digital Semiconductor，Digital SemiconductorSA-110 Microprocessor Technical Reference Manual，Digital EquipmentCorporation，1996，与TMS320C5x General-Purpose Applications User’sGuide，Literature Number SPRU164 Texas Instruments，1997]，路径[T.Anderson，The TMS320C2xx Sum-of-Products Methodology，TechnicalApplication Report SPRA068 Texas Instruments，1996 Anderson，TheTMS320C2xx Sum-of-Products Methodology，Technical ApplicationReport SPRA068 Texas Instruments，1996]以及混合[T.Garverick等，NAPAlOOO，http://www.national.com/appinfo/milaero/napal000])。在硬件和软件之间的接口生成问题最近已经赢得了VLSI CAD团体的注意。将处理器与可重构元件集成的问题加大了接口生成问题的难度一在软件和构件(configware)之间。细致的配置和接口代码生成是必需的(R.Razdan，K.Brace，M.D Smith，″PRISC software accelerationtechniques″，Proceedings 1994 IEEE International Conference onComputer Design：VLSI in Computers and Processors，Cambridge，MA，USA，1994年10月)，以确保所述重构的消耗(overhead)不会抵消可重构部件的速度和节能性。当应用中重构频率巨大时，以及当对于应用的时间限制比较紧凑时-这种情况经常出现在实时DSP和通信应用中，这一点有必要特别声明。

发明内容

公开了一种用于处理根据多个通信协议中任何一个而编码的信号的芯片结构，所述通信协议的每一个都被一系列的算法所定义。所述芯片结构包含多个巨单元(megafunction)，其每一个都采用可再利用的、可重构功能模块的形式，用于执行对于实现每一种通信协议的物理层而言所必需的不同算法。多个转换器被配置为响应性地选择控制信号，以便把处理由每种协议编码的信号所必需的巨单元进行互连。优选地，相同巨单元中的至少一些与两个或者更多协议的算法一起使用。

在一个实施例中，所述巨单元的至少一些被参数化，且所述巨单元的至少一些的参数适合于根据所述通信协议进行动态地改变。

在另一个实施例中，总线的至少一些的尺寸适合于根据所述通信协议而动态地改变。

将用于改变被参数化巨单元的参数的控制信号，与用于重构所述巨单元和所述互连的一组信号优选地保存在存储器中，或者能够将其通过输入/输出模块从外部在线地插入到芯片结构。所述芯片还包括分析器，所述分析器优选地使得一部分信息被存储起来，并且对运行CPU(run on CPU)进行配置以便判断所述芯片结构所处理的信号的协议，并且施加必要的控制信号，以便设置所述转换器和根据所确定的协议将处理所述信号所必需的巨单元进行互连。所述分析器可以是，例如，所述系统结构的CPU所执行的一种算法、用于检测由所述芯片结构所处理的信号强度的一种算法、或者对于用户对所述系统结构的输入的简单响应。所述芯片结构因而包括一些类型的控制，用于感测信号的协议，和操作所述转换器并因此而配置所述巨单元。用来处理所述信号的协议还可以由通信标准之间的切换(hand-off)协议来确定。

根据与具有由此配置的巨单元的接收/传输条件中的变化，至少一个协议能够在该协议的不同阶段中执行相同的算法。根据接收/传输条件中的变化，至少一个协议能够在该协议的相同阶段的不同巨单元处执行相同的算法。一个或者多个所述巨单元能够被配置为执行任意数量的算法，包括：信号的正交变换，如余弦和正弦变换，Hilbert变换和/或Walsh函数；包括傅里叶变换及Walsh-Hadamard变换在内的算法；对定义信号的网格(trellise)执行处理的算法；搜索最小/最大加权路径的算法，用于计算MAP的BCJR算法，和/或者置信度传播算法；和/或执行矩阵矢量运算的算法，所述矩阵矢量运算包括使用有限和/或无限域的运算以及由矩阵矢量运算所支持的辅助运算，包括多项式卷积、矢量坐标置换(verctor coordinate permutation)、非线性和迭代的计算函数。所述巨单元中的一个或多个还可以被配置为执行中包括矩阵与矢量的乘法，矢量的标量积和/或交错(interleaving)在内的过程；和/或者执行对卷积码进行解码的过程。所述巨单元中的一个或多个还可以被配置为执行对turbo码进行解码的过程，执行对低密度奇偶校验(LDPC)码进行解码的过程；和/或执行对代数码(例如Reed-Solomon码)进行解码的过程。一个或多个巨单元能够被配置为执行所述被处理信号的均衡化(equalization)过程；对所述被处理信号进行同步的过程；和/或者执行对信号的MIMO处理的过程。最后，一个或多个巨单元可以被配置为使得至少一个协议实现时-空编码/解码功能。所述CPU还可以操作所述互连开关器，以便不同巨单元可以被互连，以在不同阶段执行相同的算法，从而为执行协议提供有效的资源分配；和/或者通过在线状态设置至少一个被参数化巨单元的至少一个参数，其中，相同的算法由具有通过在线状态设定参数的相同的巨单元执行。本领域技术人员将会理解，巨单元的数量仅仅受到所述芯片为之设计的协议的数量限制。

在一个实施例中，提供了三个巨单元块用于相应地执行：可重构矩阵矢量计算，例如参照2004年7月8日申请的美国临时专利申请No.60/586,391，题目为“Method and Architecture for Implementation ofReconfigurable Matrix-Vector Computation”(代理方案号66940-017)；可重构正交变换，参照2004年7月8日申请的美国临时专利申请No.60/586,353，题目为“Method and Architecture for Implementation ofReconfigurable Orthogonal Transformation”(代理方案号66940-018)；以及执行可重构网格型编码，参照2004年7月8日申请的美国临时专利申请No.60/586,353，题目为“Method and Architecture forImplementation of Reconfigurable Trellis-Type Coding”(代理方案号66940-019)，所有这些都在此引入作为参考。

其他改进包括将时钟配置为可变时钟，其被应用到不同巨单元，并且被配置为允许在不同时钟速率下并行处理数据。所述CPU可以配置为使得其包括被配置为执行更高层协议的处理器；且启动时钟以便能够将周期性启动信号应用于一些不同的所述巨单元。

在另一个优选实施例中，所述芯片结构包括控制器，其用于操作多个转换器的，以便将不同的巨单元互连以在不同阶段执行相同算法，从而为执行协议提供有效的资源分配。所述巨单元中的至少一个可以被参数化，并且所述至少一个巨单元的至少一个参数可以通过在线状态设置，其中，相同的算法由具有通过在线状态设置的参数的相同巨单元执行。

在另一个实施例中，一个芯片结构被设计用于处理根据多个通信协议中的任意一个而编码的信号，所述通信协议中的每一个都是由一系列算法定义的。

所述芯片结构包括：输入端/输出端，用于接收数据和提供所输出的被处理数据；存储器，用于存储与每一种协议的芯片配置有关的指令；多个巨单元，被配置为在所述多个配置中的每一个中进行互连，至少一个配置对应于每一个通信协议；多个转换器，被配置并响应于控制信号，以便在由所述被编码信号的通信协议所确定的多种配置中的每一个中对所述巨单元进行互连；可重构网络总线，用于互连所述转换器、巨单元和输入端/输入端；以及CPU，被配置为根据所述被编码信号的通信协议，控制所述巨单元、转换器和总线的配置。此外，所述巨单元中的至少一些可以包括可重构参数，并且所述CPU可以被配置为控制所述巨单元、转换器和网络总线的配置，包括对所述可重构参数的动态控制。所述存储器能够包括RAM，其被配置为存储经过编译的软件指令。所述结构还可以包括可变时钟，其被应用到不同巨单元，并且被配置为允许在不同时钟速率下并行处理数据。所述CPU包括被配置为执行更高层协议的处理器。所述结构能够进一步包括启动器(enabler)，其用于将周期性启动信号应用于一些不同的所述巨单元。

所述芯片结构有许多用途，包括在无线通信设备中处理根据多个通信协议中的任意一个而编码的信号，所述通信协议中的每一个都是由一系列算法定义的。所述无线通信设备优选地包括：天线，用于接收和发送根据多个通信协议中的任何一个而编码的信号；基带处理器，用于处理由天线所接收和发射的信号；构件，包括：多个巨单元，其每一个都采用可再利用的、可重构功能模块的形式，用于执行对于实现每一种通信协议的物理层而言所必需的不同算法；以及多个转换器，被配置为响应性地选择控制信号，以便把处理由根据每种协议而编码的信号所必需的巨单元进行互连。所述相同巨单元中的至少一些与两个或者多个协议的算法一起使用。所述无线设备可以包括发射器，并且所述基带处理器在发射所述信号之前，根据所述协议的任何一个对所述被处理信号进行编码，或者包括接收器，并且所述基带处理器在接收到所述处理信号后，根据所述协议的任何一个对所述被处理信号进行解码，或者两者都包括。

最后，所述发明的另一个方面涉及一种芯片制造方法，所述芯片具有用于对根据多个通信协议中的任意一个而编码的信号进行处理的结构，所述通信协议中的每一个都是由一系列算法定义的。所述方法包括建立构件以便包括：多个巨单元，每一个都是都采用可再利用的、可重构功能模块的形式，用于执行对于实现每一种通信协议的物理层而言所必需的不同算法；以及多个转换器，被配置为响应性地选择控制信号，以便把对根据每种协议而编码的信号进行处理所必需的巨单元进行互连。所述相同巨单元中的至少一些与两个或者多个协议的算法一起使用。

附图说明

参考附图，其中具有相同参考标记名称的元件始终表示类似元件，且其中：

图1是根据本发明设计的一种芯片结构的方框图；

图2是根据本发明设计的一种芯片结构的巨单元和互连模块的方框图；以及

图3-5分别是本发明的芯片结构应用于无线通信设备中方框图。

具体实施方式

对于一些信号处理应用而言，特别是根据各种已知通信协议的信号执行而言，可选的方法一般都显示出高度的并行性，且由几个常规计算核所支配，所述计算核消耗了大部分的执行时间和执行功耗。对于这些应用而言，通过使用最小常规功率消耗(energy overhead)来在专用的、经过优化的处理元件上，执行具有公共特征的给定应用类型或应用领域的主要计算核，能够实现显著的节能效果。以下将这些统一为较大的经过优化的处理领域的这些应用领域称做“巨单元”。

术语“巨单元”已经被应用于电子设计自动化(EDA)中，来指示插入到更大的电子设计中并连接在一起而得到特定软件程序设计的“插件(plug-in)”或“现成功能模块(off-the-shelf functional block)”。所得到的软件程序设计包括与采用已编译形式的该设计的其他部件集成在一起的现成功能模块。例如该设计能够用于对可编程逻辑器件进行编程或者对ASIC进行布线。这种预先定义好的现成功能模块在EDA工业中具有各种名称。实例包括巨单元、核心、宏功能(macrofunction)等等。见美国专利No.6,401,230。相反地，在本发明中，术语“巨单元”用于描述创建为构件的可再利用功能模块，并且所述功能模块能够被自适应地重构，以执行对于实现多个通信协议中任何一个的物理层所必需的不同(在参数中和本质上)算法。因此，根据所述协议的任何一个所处理的信号能够使用相同的系统结构来进行处理。本发明中的巨单元没有使用在全部参数都是一次固定且永远不变的软件程序设计中。在本发明中，所述巨单元(以及所述计算机结构的其他功能模块)、在所述巨单元(和所述其他功能模块)之间的互连、以及一个或者更多巨单元的参数(如果其是必需的)可以被重构为特定通信协议的一个功能。

本发明为特殊领域处理器，其设计包含有牺牲了通用可编程器件的灵活性来实现更高级别的能效，而同时又保持了处理在感兴趣领域内的各种算法的灵活性。其他处理器被设计为用硬件来检验所执行领域的基本思想，例如基于此种方法的Berkeley Pleiades结构(例如参看，A.Abnous和J.Rabaey，“Ultra-Low-Power Domain-SpecificMultimedia Processors”，Proceedings of the IEEE VLSI SignalProcessing Workshop，San Francisco，1996年10月)，但是其具有实质上更小的功能粒度，因此效率较低。

根据本发明，如果具有相同功能的这些器件部件为节约成本而合并为新的通用设备，就会具有降低功耗，节约空间的优点。当使用采用了可计算强度的复杂算法的多种应用时，必须要顾及每一个这种应用的实现技术。

因此，当设计用于执行表示与两个或更多应用相关联的特定功能的复杂算法的系统时，不论所述应用相互之间是竞争关系还是彼此互相独立，为了进行优化并得到最有效的系统，就必需要考虑以下的基本原则：

1、所有应用中的功能是必须作为完全相同的功能对待和实现。如果这不能达到该目的，则必须将它们实现为具有尽可能少的功能。

2、所述应用功能必须为可重定义的类型，即可重构。

3、因为能够被重构的应用的功能足够大以至于能够在主要的片上系统(SOC)外执行，因此所述器件的最优化不要求在SOC上实现所述功能。

根据本发明所公开的内容，优选地解决方案如下：

1、两个或更多应用的复合功能必须作为巨单元而实现，即，每一个应用的大功能的整个领域必须用硬件执行并且不能仅仅是用DSP供应商当前实现的最基本运算部件。例如：在使用加速单元的现代数字信号处理中，就使用了快速傅里叶变换(FFT)和Viterbi算法。对于FFT的情况，用硬件执行基本的蝶型运算，而对于Viterbi算法的情况，用硬件执行基本的加法-比较-选择功能。而对于Berkeley Pleiades结构来说，所述粒度过小，从而不能使用硬件。对于这些功能而言，巨单元的执行实现了如同ASIC实现中一样的能力，同时，每一个巨单元的目的可以如同DSP或者CPU的功能一样可以被修改和被配置。

2、巨单元的可重构能力通过使用极其复杂的功能(巨单元)来实现的，所述极其复杂的功能可以分解为那些基本的复杂功能。由于这些巨单元是巨大的，优化的有利效果较在每个功能的单独实现上完成的效果而言有着明显的优势。此外，巨单元的优化的有利效果依赖于使用存在于复杂功能核心的独特数学特性，所述复杂功能可以分别实现，并且对于批量来说更为有效。

3、因为所有巨单元都必须连接到可编程的总线网络上，所以大部分应用功能能够被作为一个功能而实现。

为了采用上述解决方法实现集成电路(IC)，所述芯片结构优选地包括以下内容：

1、控制模块，用于控制所有其他模块的功能，例如：构件结构；

2、I/O块，用来接收经过预处理的数据，向外发送处理后的数据，并决定DSP所必需的功能；

3、巨单元，其定义了应该被嵌入到构件中的算法功能。

因此，如图1所示，依照前述芯片结构要求制造的集成电路的一个实施例包括下列基本功能单元：

CPU10优选地为一个相对小的计算机处理单元，其对于以下而言是必需的：基于芯片处理信号的协议，(a)控制设备的构件部分，即网络总线模块12、I/O模块14、RAM模块16、一个或多个巨单元模块18、互连模块20、闪存模块22和时钟24；和(b)控制巨单元模块18以及总线12、I/O模块14、RAM模块16、互连模块20、闪存模块22和时钟24的配置。CPU 10还可以有助于：计算较为次要和简单的分配业务(assignment)或者任务，和对用于互连所述巨单元和所述I/O块的总线进行配置。

网络总线12是可以根据协议进行重构的。I/O模块14优选的为可重构I/O模块，其将芯片连接到外部。它的任务包括接收应用程序算法的“已编译软件”，以及接收输入数据和传递所输出的经过处理的数据。RAM16是随机存取存储器，将优选地配置成存储“已编译软件指令”，以及缓存和缓冲数据。将巨单元模块18优选地配置成包括两个或者多个应用程序的主要应用功能，即，协议，通过计算作为具有特定功效的功能的每个应用程序功能的域来处理这些协议。在当前的情况下，将巨单元模块18配置成包括一个或者多个网格类型解码器，或者在此处描述的其任何组合。互连模块20优选地包括可重构网络总线，其连接芯片的所有元件，包括CPU 10、I/O模块14、RAM模块16、巨单元模块18和闪存存储器22以及时钟模块24。还能够将互连模块配置为执行次要的和简单的分配业务或者任务，优选地在额外的存储器中。最后，闪存存储器20优选地用于在芯片运行其程序时存储数据。闪存存储器优选地是采用EEPROM的形式，该形式允许在一个编程操作中对多个存储器的位置进行擦除或者写入，以便当系统使用其同时在不同的位置进行读写时，其可以以较高的有效速度进行工作。值得欣慰的是对于不太复杂的操作，可以使用其它类型的存储器。优先地，通过采用不需要能量来在芯片中保持信息的方式将信息存储在硅片上，将信息存储在闪存存储器上。因此，可以取消对芯片的供电，并且不需要消耗任何功耗就可以将信息保存在闪存存储器上。此外，闪存存储器可以提供快速读存取时间和固态抗冲击阻抗，使得闪存存储器在应用中特别理想，比如在便携式电话和PDA之类的电池供电设备上的数据存储。

CPU10、RAM 16、一个(或多个)巨单元模块18、互连模块20之间的互连如图2所示。所示结构能够处理根据多个通信协议中的任意一个而编码的信号，所述通信协议中的每一个都是由一系列算法定义的。多个巨单元提供为构件，其每一个都采用可再利用、可重构的功能模块18A、18B、18C的形式，用于执行对于实现由系统所处理的每一种通信协议的物理层而言所必需的不同算法。互连模块20包括多个转换器，其被配置为响应性地选择来自CPU10的控制信号(表示要被处理的信号的协议)，以便将对根据每个协议而编码的数据进行处理而言所必需的巨单元进行互连。虽然图2中示出了3个巨单元，但是应该理解的是能使用任意数量的巨单元。模块18的配置作为正在被处理的信号协议的功能而受到来自RAM 16的信号控制。优选地，相同巨单元中的至少一些与两个或者更多协议的算法一起使用。

在一个实施例中，所述巨单元中的至少一些被参数化，且所述巨单元中的至少一些的参数适合于根据所述通信协议进行动态改变。

在另一个实施例中，总线12中的至少一些的大小(图1所示)适合于根据所述通信协议而动态改变。

用于改变被参数化巨单元的参数的控制信号以及用于重构巨单元的一组信号以及互连模块20，优选地存储在存储器中，例如存储器16中，或者其能够在线地从芯片结构的外部通过例如I/O模块14插入。所述芯片还包括分析器，所述分析器优选地使得一部分信息存储在RAM 16中，并且对运行CPU 10进行配置以便判断所述芯片结构所处理的信号的协议，并且应用必要的控制信号，以便配置所述转换器并将根据所确定的协议处理所述信号所必需的巨单元进行互连。所述分析器可以是，例如，所述系统结构的CPU所执行的一种算法、用于检测由所述芯片结构所处理的信号强度的一种算法、或者对于用户对所述系统结构的输入的简单响应。所述芯片结构因而包括一些类型的控制，用于感测信号的协议，和操作所述转换器并因此而配置所述巨单元。用来处理所述信号的协议还可以由通信标准之间的切换协议确定。

根据具有由此配置的巨单元的接收/传输条件中的变化，至少一个协议能够在该协议的不同阶段中执行相同的算法。根据接收/传输条件中的变化，至少一个协议能够在该协议的相同阶段的不同巨单元处执行相同的算法。一个或者多个所述巨单元能够被配置为执行任意数量的算法，包括：信号的正交变换，如余弦和正弦变换，Hilbert变换和/或Walsh函数；包括傅里叶变换及Walsh-Hadamard变换在内的算法；对定义信号的网格(trellise)执行处理的算法；搜索最小/最大加权路径的算法，用于计算MAP的BCJR算法，和/或者置信度传播算法；和/或执行矩阵矢量运算的算法，所述矩阵矢量运算包括使用有限和/或无限域的运算以及由矩阵矢量运算所支持的辅助运算，包括多项式卷积、矢量坐标置换(verctor coordinate permutation)、非线性和迭代的计算函数。所述巨单元中的一个或多个还可以被配置为执行中包括矩阵与矢量的乘法，矢量的标量积和/或交错(interleaving)在内的过程；和/或者执行对卷积码进行解码的过程。所述巨单元中的一个或多个还可以被配置为执行对turbo码进行解码的过程，执行对低密度奇偶校验(LDPC)码进行解码的过程；和/或执行对代数码(例如Reed-Solomon码)进行解码的过程。一个或多个巨单元能够被配置为执行所述被处理信号的均衡化(equalization)过程；对所述被处理信号进行同步的过程；和/或者执行对信号的MIMO处理的过程。最后，一个或多个巨单元可以被配置为使得至少一个协议实现时-空编码/解码功能。所述CPU还可以操作所述互连开关器，以便不同巨单元可以被互连，以在不同阶段执行相同的算法，从而为执行协议提供有效的资源分配；和/或者通过在线状态设置至少一个被参数化巨单元的至少一个参数，其中，相同的算法由具有通过在线状态设定参数的相同的巨单元执行。本领域技术人员将会理解，巨单元的数量仅仅受到所述芯片为之设计的协议的数量限制。

在一个实施例中，提供了三个巨单元块用于相应地执行：可重构矩阵矢量计算，例如参照2004年7月8日申请的美国临时专利申请No.60/586,391，题目为“Method and Architecture for Implementation ofReconfigurable Matrix-Vector Computation”(代理方案号66940-017)；可重构正交变换，参照2004年7月8日申请的美国临时专利申请No.60/586,353，题目为“Method and Architecture for Implementation ofReconfigurable Orthogonal Transformation”(代理方案号66940-018)；以及执行可重构网格型编码，参照2004年7月8日申请的美国临时专利中请No.60/586,353，题目为“Method and Architecture forImplementation of Reconfigurable Trellis-Type Coding”(代理方案号66940-019)，所有这些都在此引入作为参考。

其他改进包括将时钟24配置为可变时钟，其被应用到不同巨单元，并且被配置为允许在不同时钟速率下并行处理数据。所述CPU可以配置为使得其包括被配置为执行更高层协议的处理器；且启动时钟以便能够将周期性启动信号应用于一些不同的所述巨单元。

先前所述的一种应用涉及诸如PDA、蜂窝电话等等之类无线电通信设备，包括诸如用于四处漫游或者启用3G-WLAN的手机，用于笔记本/台式计算机的扩展卡。该体系结构还可以作为通用调制解调卡来提供，其采用例如PCMCIA或Mini PCI Express接口。所述设备可以合并入笔记本/台式计算机的主板中，与各种通信网络建立嵌入式无线连接，降低生产成本，例如减少主板芯片数量，库存量、产品衍生物的数量，并为用户提供了自由的辅助接口(PCMCIA、USB)。

在最基本的配置中，可重构芯片(描述为多功能可配置调制解调器或者MPCM)具有包含有在此所述的巨单元块的这种可重构结构，可重构芯片是以构件的形式提供的，并且连接在主机CPU和RF/天线模块之间，如图3-图5所示的三个实施例所示。如图所示，在30处所指出的MPCM能够根据所采用的RF模块，或者作为基带模块(如图3所示)，或者作为基带和Low-IF模块两者(模拟基带)(如图4所示)。此外，MPCM可以用于单频带和多频带系统中(前者如图3、4所示，后者见图5)。

在应用中，使用几个频带/类型的RF模块，将RF转换器用在MPCM芯片与RF模块之间。

具有所描述类型的可重构结构的MPCM为“多模”无线设备提供了单芯片基带调制解调器的解决方案。适当的协议组可以运行在例如ARM-8或-9处理器上。通过使用三个主要的数学变换，或者如上所述的巨单元，即(1)可重构矩阵矢量计算，(2)可重构正交变换；和(3)具有支持任何给定通信算法集合的所配置数据通路的可重构网格处理，当进入任何给定的无线网络，例如蜂窝/WWAN或者无线局域网时，所述结构允许MPCM在任何给定时刻有效地适应于在任何无线终端上允许的任何应用。通过提供MPCM作为所期望的芯片结构，允许芯片“按照需求”从蜂窝GSM/GPRS基带/协议组芯片变换到W-CDMA芯片，Wi-MAX或者WLAN Wi-Fi芯片，其中，新算法可以通过各种控制装置进行片上实时调节。

可以提供一种MPCM，其使用MPCM的内部资源支持音频的必要条件，例如声音编码，声学回波抵消，噪声抑制，声音幅度检测。

片上CPU10也可以充当用于低端产品的应用处理器。

MPCM可以充当在用户终端中的特殊蜂窝或者无线调制解调器，所述用户终端为手机或者移动计算设备。无线电设备制造商可以在生产平台配置MPCM。对于不同的调制解调器标准，范围或者服务站的的可重构形式是任意的。对于当前的基带设计而言，MPCM可以是“管脚到管脚替换”(″pin-to-pin replacement″)。

MPCM能够根据在用户终端附近的活动蜂窝/WWAN或者无线LAN网络来动态地对自身进行重构，用户终端可以为手机、移动计算设备或者其他无线设备。

厂商可以在用于纵向漫游(切换)运行方式的生产平台上配置MPCM。为了提供上述的能力，MPCM应该被配置为支持IEEE垂直切换进程以便发现最接近的WLAN接入点网络标准，或者检测最接近的蜂窝基站并识别网络类型。

这就实现了操作者与不同蜂窝网络之间的容量一致。消费者识别(与单个记帐)能够通过终端的SM/USIM卡单独完成。

上述两种情况中，终端应该具有足够的主板上的系统存储器，以便容纳用于未来标准的协议组和MPCM码更新的操作系统支持。附加的特点和应用能够包括：(1)基带(层1)和用于所有2.5/2.75/3/3.5GWWLAN网络的第三代协议组(层2和3)；(2)传统网络支持(TDMA、GSM、CDMA)、基带和协议组；(3)基带(层1)和用于所有WLAN网络的第三代协议组(层2和3)；(4)进入的2G语音呼叫的并发处理和通过最接近WLAN接入点(热点(hot-spot))的数据传送；(5)支持接入发现和建立具有任何热点的通信信道，例如，在WLAN和3G网络之间进行的无线数据呼叫或者VOIP会话的基于移动IP的垂直切换；(6)确保会话的连续性(通过将智能元件会话端对端地建入到现有网络以实现验证和接入发现，能够解决会话中断问题)；(7)从热点蜂窝到载波的3G WWLAN的无缝过渡，而不必重启用户笔记本或者重新验证对话(无线LAN服务节点(WSN)提供了在WLAN热点网络与具有本地代理和AAA(验证、授权和计费)服务器的载波的现有核心网络之间的链接)；(8)在无线LAN的连接不可利用的任何时候，垂直切换系统允许移动用户无缝地回落到WLAN(蜂窝)网络，例如GPRS或3G；(9)切换机制允许在移动节点上的网络连接采用对终端用户应用彻底透明的方式运行在多个无线接入网络上；(10)通过3G-WLAN相互工作的全球移动性(“任意时间、任意地点”的通信能力)；以及(11)移动操作者对于3GPP系统用户的公共WLAN接入服务，其中所实现的功能包括3GPP预约的再利用、网络选择、基于3GPP系统的验证、使用SIM/USIM卡的授权和安全密钥协议，用户数据路由和服务接入，以及终端用户收费。

具有所述的和在此要求权利的MPCM所提供的优点有：每个应用的功耗等同于或者接近等同于专用解决方案；一个终端能够用于所有数据和语音接入；对于变化的通信标准-无终端重呼，提供了快速自适应；允许对于在该领域中未来的或者要进行定义的标准和协议的简单重构；有利于巩固生产线，减少开发费用，改善库存处理；减少多路接入/多模/多频带终端中全部BOM成本；用于匹配成品RF模块和芯片组的可编程RF接口；和/或者，I/Q调制器/解调器可以包括在芯片中，用于带有RF单元的模拟接口。

如果还耦合有多功能可重构无线解决方案(耦合有多模天线)，则多功能基带的好处将会变得最明显。

所述芯片结构可以实现通信网络之间的漫游技术，例如下列通网络：

WLAN                        -802.11a/b/g，802.16a/e，802.20

2nd Generation wireless     -GSM，CDMA TDMA

2.5Generation               -GPRS，1xRTT

2.75Generation              -EDGE/CDMA 2000(1xEV-DO)

3rd Generation              -CDMA(1xEV-DV)/TD-SCDMA/

UMTS(WCDMA)

3.5Generation               -UMTS(HSDPA特征)

节能机制为巨单元运行的内在特征。当仅需要信道监控时，能够设定低功率监控算法来节能。对于真正的单处理器解决方案而言，CPU10也可以作为应用处理器。所述限定的协议组已经在CPU10上被编译，运行和验证。具有层1的明确定义的接口使得对协议组版本的更新成为一项简单的任务。

比较根据前述的具有FPDA核心、DSP、SOC和ASIC设计的结构所设计的芯片，能够发现以下内容：

1.ASIC&SOC设计对于大批量而言具有成本效率，且可以处理大量数据，但是通常不能提供可重构能力，并且从头开始设计是大成本的。

2.DSP和CPU设计适合于处理窄带数据用途，且提供高可重构性。此外，从从零开始设计一种实现能够非常快速，但是成本效率不高。

3.FPGA相对比较昂贵，其能够处理大量数据，具有可重构能力，设计，设计时间长。

本发明中给出并在图1中示出的系统方法在大小、性能和功耗上类似ASIC，同时保留了DSP/CPU软件方案的自适应性、灵活性和对市场的反应时间。

根据本发明所设计芯片性能提高在下列实例中示出。在此所示的实例参考了来自伯克利无线研究中心EECS部门的Pleiades结构与其它结构的比较的两个性能表。

  结构  功率(mW)  面积(mm²)  TMS320C54x  460  1089  Data-flow Driven Satellites  18.04  5.07  ASIC  3[15]  1.5

                 表1  用于MUD的不同结构实现

表1示出了ASIC结构与标准DSP芯片相比，如果没有专用的加速功能指令，则尺寸小726倍，功耗小153倍。此外，与ASIC相比，伯克利的Pleiades结构尺寸是ASIAC的3.3倍以上，功耗是其6倍以上。Pleiades结构在性能上与专用DSP的适当加速功能指令类似。此外，Pleiades结构具有比巨单元较小的粒度，因而具有效率较低的结构。此外，巨单元的总功效非常接近于ASIC，ASIC显示出ASOCS结构性能与DSP相比超过其20倍。

  ARM8上的功率  (2.5V)  数据驱动可重构结构  上的功率(1V)  点乘  1150uJ  153.7uJ  FIR  5690uJ  96.10uJ  矢量和、标量  积  4800uJ  23.95uJ  编码计算  1550uJ  2.195uJ  IIR  390uJ  1.200uJ

          表2  用于VSELP核的两个结构的比较

表2显示了ARM8CPU和伯克利的Pleiades结构对于不同算法的功耗比较，每一种算法本身都具有MIPS的数量级，所以功耗之间的因数差异能够用它们之间的效率差异表示。此外，需要记住的是，由于粒度较小，Pleiades结构比巨单元结构效率低。

因此，已经描述了根据本发明构建的一种新的改进芯片结构，以及用于所述芯片结构的一些应用。在本说明书中所述的示例性实施例仅仅是为了说明而不是限制，本领域技术人员在不脱离本公开的精神和范围以及附带的权利要求的更为广泛的范围的情况下，能够进行各种改变、组合和替代。例如，当所述结构被描述为单芯片方案时，这样的情况发生是可能的：由一个以上芯片或者芯片组来提供一个芯片能够提供的所述功能。

在此所公开的本发明的芯片结构及其所有元件都包括在以下权利要求至少一个的范围中。当前公开的芯片的元件主要不是为了拒绝其他可能，其目的也不是不必要地限制对权利要求的解释。