环形总线结构及其在快闪存储器系统中的使用

摘要

一种系统和所述系统中使用的集成电路芯片利用环形式的总线来使个别组件的节点互连以便在其间转移数据和命令。所描述的示范性系统是具有一个或一个以上可再编程非易失性存储器单元阵列的存储器，其中所述可再编程非易失性存储器单元阵列通过环状总线彼此连接且连接到系统控制器。

说明书

技术领域

本发明大体上涉及总线结构及其在电子系统中在所述系统的组件之间进行通信的操作，且更具体来说涉及尤其在快闪存储器系统中用以完成此操作的环形总线的使用。

背景技术

如今正使用许多商业上成功的尤其是以较小形状因数卡形式的可再编程非易失性存储器产品，其采用形成于一个或一个以上集成电路芯片上的快闪EEPROM(电可擦可编程只读存储器)单元阵列。通常存在但不一定处于单独集成电路芯片上的存储器控制器与主机(卡可去除地与其连接)介接，且控制卡内存储器阵列的操作。这种控制器通常包括微处理器、某些非易失性只读存储器(ROM)、易失性随机存取存储器(RAM)和一个或一个以上特定电路，所述特定电路例如为当数据在编程和读取期间通过控制器时根据所述数据计算错误校正码(ECC)的电路。

一些利用快闪存储器的市售卡为CompactFlash^TM(CF)卡、多媒体卡(MMC)、安全数字(SD)卡、迷你SD卡、智能媒体卡、xD图片卡、TransFlash卡和记忆棒卡。主机包括个人计算机、笔记本计算机、个人数字助理(PDA)、各种数据通信装置、数码相机、蜂窝式电话、便携式音频播放器、汽车音响系统和类似类型的设备。许多主机具有一个或一个以上插槽以接收商业存储卡类型中的一个或一个以上卡，且/或可通过通用串行总线(USB)插座或类似物连接到读卡器。USB快闪驱动器也是可用的，其直接插入主机的USB插座以将主机连接到驱动器内的存储器。除了存储卡和快闪驱动器实施方案之外，或可将快闪存储器系统嵌入各种类型的主机系统至。这些和额外的快闪存储器产品可从本专利申请案的受让人SanDisk Corporation购得。

商业上主要实施两种普通的存储器单元阵列结构，NOR和NAND。在典型的NOR阵列中，存储器单元连接于在列方向上延伸的相邻的位线源极与漏极扩散区之间，其中控制栅极连接到沿着单元的行延伸的字线。存储器单元包括定位在源极与漏极之间的单元沟道区的至少一部分上方的至少一个存储元件。因此所述存储元件上的电荷的编程电平控制单元的工作特性，其随后可通过向经定址的存储器单元施加适当电压来读取。在第5,070,032、5,095,344、5,313,421、5,315,541、5,343,063、5,661,053和6,222,762号美国专利中给出这些单元、其在存储器系统中的使用及其制造方法的实例。

NAND阵列利用与各位线与参考电位之间的一个或一个以上选择晶体管共同连接的两个以上存储器单元(例如16或32)的串联串来形成单元的列。字线延伸越过大量的这些列中的单元。列内的各单元是通过促使串中剩余单元硬件接通以使得流过串的电流取决于定址单元中存储的电荷的电平，而在编程期间读取和验证的。在第5,570,315、5,774,397、6,046,935、6,522,580号美国专利和第2003/014278号美国专利申请案公开案中可找到NAND架构阵列及其作为存储器系统的一部分的操作的实例。

如上文引用的专利中讨论的当前快闪EEPROM阵列的电荷存储元件是最常见的导电浮动栅极。可用于快闪EEPROM系统的替代类型的存储器单元利用非导电介电材料代替导电浮动栅极来以非易失性方式存储电荷。Harari等人在第2003/0109093号美国专利申请案公开案中描述了采用介电存储元件的若干特定单元结构和阵列。

在大多数全部集成电路应用中，关于快闪存储器单元阵列还存在将实施某种集成电路功能所需的硅衬底区域缩小的压力。不断地期望增加在硅衬底的给定区域中可存储的数字数据的量，以便增加给定大小的存储卡和其它类型封装的存储容量，或既增加容量又减小大小。增加数据存储密度的一种方式是每个存储器单元和/或每个存储单位或元件存储一位以上的数据。这是通过将存储元件电荷电平电压范围的窗划分为两个以上状态来实现的。使用四个这种状态允许每一单元存储两位数据，八个状态每存储元件存储三位数据，依此类推。在第5,043,940和5,172,338号美国专利中描述使用浮动栅极的多状态快闪EEPROM结构及其操作，且在前述第2003/0109093号美国专利申请案公开案中描述使用介电浮动栅极的结构。多状态存储器单元阵列的选定部分也可以第5,930,167和6,456,528号美国专利中描述的方式出于各种原因而以两种状态(二进制)操作。

在再编程之前擦除快闪存储器单元。将典型快闪存储器单元阵列的存储器单元划分为共同擦除的离散单元块。也就是说，块是擦除单位，即同时可擦除的最少数目的单元。每一块通常存储一页或一页以上数据，页是编程和读取的最小单位，尽管在存储器单元的不同子阵列或平面中可并行编程或读取一个以上页。每一页通常存储一个或一个以上数据扇区，扇区的大小由主机系统界定。实例扇区包括512字节的用户数据(遵循用磁盘驱动器确立的标准)，加上某一数目的字节的关于用户数据和/或存储用户数据的块的开销信息。这些存储器通常在每一块内配置有16、32或更多页，且每一页存储一个或一个以上主机数据扇区。

为了增加将用户数据编程到存储器阵列中与从其中读取用户数据的并行度，通常将阵列划分成若干子阵列(通常称为平面)，其含有其自身的数据寄存器和其它电路以允许并行操作，使得可同时地将数据扇区编程到若干或所有平面中的每一者或从所述每一者中读取数据扇区。可将单个集成电路上的阵列在物理上划分成若干平面，或每一平面可由分离的一个或一个以上集成电路芯片形成。第5,798,968和5,890,192号美国专利中描述了这种存储器实施方案的实例。

为了进一步有效管理存储器，可将块链接在一起而形成虚拟块或元块(metablock)。也就是说，将每一元块定义成包括来自若干或所有平面中每一者的一个块。第2002/0099904号美国专利申请案公开案中描述了元块的使用。由主机逻辑块地址将元块识别为编程和读取数据的目的地。类似地，通常一起擦除元块的所有块。

以这些大的块和/或元块进行操作的存储器系统中的控制器执行由主机对其施加的且用于维持有效操作的许多功能。执行重复的数据合并(“垃圾收集”)以便有效利用存储器的存储容量。控制器在执行垃圾收集时通常中止其将数据转入和转出存储器的主要功能，因此潜在不利地影响系统性能。第6,266,273号美国专利中揭示了存储器阵列芯片本身上数据的某种受限的复制。

典型的快闪存储器系统包括各含有存储器单元阵列及相关外围电路的一个或一个以上集成电路芯片，和含有控制器的另一集成电路芯片。对于某些应用，控制器和存储器阵列包括在单个芯片上。在任一情况下，经由所有存储器系统组件可操作地与其连接的共用双向系统总线，在控制器与一个或一个以上快闪存储器单元阵列、子阵列、平面或集成电路芯片之间传送数据、地址、命令和状态信息。

发明内容

快闪存储器系统的操作速度受这种总线的使用的限制。由于单个总线太长，因此系统操作频率受往返行程延迟和总线中固有的大电容性负载的限制。在总线上可能仅在控制器与快闪存储器芯片中的一者之间存在通信。当总线忙于在系统的某些位置之间传输一个单位的数据时，系统中没有其它组件可使用总线进行数据转移。数据通常不是在存储器单元的独立单位之间(即，独立阵列、子阵列、平面或芯片之间)直接转移。而是，这些数据转移通常包括通过共用总线将数据传递到控制器以便临时存储在缓冲存储器中作为转移的一部分。

因此，在本文描述的对常规总线的改进中，存储器系统的控制器和所有的存储器单元阵列、子阵列、平面和集成电路芯片通过各自的总线接口电路(节点)而彼此连接成回路或环。环状总线在节点之间的段是被单独驱动的，从而显著减少了每一驱动段的电容量，且因此增加了可允许的总线操作频率。数据可在存储器单元阵列、子阵列、平面与芯片之间以及在其中任一者与控制器之间直接传送。但被传送的数据不需要一定首先通过控制器。总线优选形成闭合回路，且数据、命令和状态信息围绕所述回路在单个方向上转移。数据优选完全围绕环转移到其发起的节点，在该点处可视需要检查数据在转移之后的有效性。本文描述的环状总线可代替在例如上文背景技术中描述的现有存储器系统中使用的常规总线。

在优选实施方案中，单个主节点(通常为系统控制器的节点)控制通过环状总线连接的所有其它节点的操作。由控制器发出的特定命令通过附加的节点地址被定址到一个或一个以上节点，所述节点地址促使命令仅受经定址节点的作用。例如初始化和配置命令的全局命令由所有节点接受。在数据围绕总线在节点之间转移之前，节点经设置以适应特定转移。举例来说，如果数据将从一个存储器单位(例如芯片、子阵列或平面)转移到另一个存储器单位，那么数据从源单位被读取到连接到其节点的寄存器，且目的地节点经配置以接收数据。接着后续的转移命令促使计划中的转移在已由命令调节的源节点与目的地节点之间进行。此系统和操作的优点是实现这些在存储器单位之间以及在存储器单位与控制器节点之间直接转移数据的能力。

可包括在环状总线操作中的另一特征是时分多路复用。也就是说，数据在分配的时槽或帧中围绕总线转移。因此可同时转移多个数据帧。所采用的时槽的数目优选被动态调节为等于同时转移的数据帧的数目。数据帧不需要都具有围绕环的相同的源节点或目的地节点。然后与总线节点连接的存储器系统组件的数据带宽要求不需要与总线一样高，因为数据是以其个别帧速率转移到特定组件或从特定组件转移，所述个别帧速率是环状总线的数据传输速率的分数。在特定实例中，围绕总线传输用于设置节点以便进行数据转移的命令，其中没有时分多路复用但附有期望节点的地址。接着通过使用多个时槽而进行计划中的数据转移。状态信息也可通过使用时槽之一而围绕总线传送。

作为其它特征，通过使从存储器读取的数据通过通常由控制器提供的错误校正功能可容易地检查所述数据的完整性，最方便的是通过专用于执行错误校正码(ECC)的电路进行检查。如果如优选那样完全围绕环转移数据，那么数据将总是通过控制器节点，无论源节点和目的地节点相对于控制器的节点位于何处。发起数据转移的节点视需要还可验证在与所述节点放置在总线上的数据一起围绕总线行进之后接收到的数据，以便确保数据不会被传输破坏。

作为另一特征，控制器的各种功能和组件也可通过节点个别地连接到系统环状总线，其中包括处理器、缓冲存储器和ECC电路。因此进一步增加了节点对节点的命令和数据转移的灵活性和并行度。也可包括常规控制器总线以便当未涉及存储器系统的其它组件时为了其有效操作而在控制器组件之间直接转移命令和数据。

为了向现有的常规控制器提供向后兼容性，存储器单元阵列集成电路芯片可具有用于与常规总线连接的接口，当使用适合于使用环状总线的控制器时上述环状总线也可通过所述接口而连接。这种双模式总线接口允许快闪存储器芯片用于具有任一类型控制器的存储器系统。

在集成电路存储器芯片的一个实施方案中，一个或一个以上存储器数据节点串联连接在外部输入与输出总线接点之间。一个或一个以上存储器芯片接着通过将其总线接点连接在一起以将其连接成闭合回路而与控制器芯片串联连接。多个存储器芯片与连接到存储器芯片中另一芯片的总线输入的一个芯片的总线输出连接。为了能通过使用单个印刷电路板(PCB)方便地制造具有不同数目存储器芯片的存储卡，个别存储器芯片可具备两组总线输出垫，一个用于与串联存储器芯片中的下一个芯片连接，且另一个用于连接到返回控制器芯片的总线路径。附接到PCB的每一存储器芯片的总线返回输出垫接着连接到PCB上单独一组导体，所述组导体提供到控制器的返回总线路径以用于从一到某个最大数目中任一数目的存储器芯片。返回总线输出垫接着在存储器芯片串联中的最末芯片中被启用以与PCB上的返回路径导体可操作地连接，而所有其它存储器芯片的返回总线输出垫被禁用。确切地说，其它存储器芯片使其输出与存储器芯片中另一者的总线输入连接，以形成存储器芯片的串联连接和环状总线。

本发明的额外方面、优点和特征包括在以下本发明的示范性实例的描述中，将结合附图进行描述。本发明的各种方面可在多种类型的需要高频率总线来在其组件之间转移数据的存储器系统中实施，本文描述仅在一种类型的快闪存储器系统中的实施方案以说明本发明。另外，本发明的许多方面和特征可与其它类型的利用内部总线的电子系统中的类似优点一起实施。

本文引用的所有专利、专利申请案、文章和其它类型的公开案通用地以全文引用的方式并入本文。

附图说明

图1是利用常规总线架构的典型现有快闪存储器系统的方框示意图；

图2是利用环状总线架构的快闪存储器系统的第一实施例的方框示意图；

图3A、3B和3C是说明图2系统的环状总线的时分多路复用操作的不同方面的时序图；

图4是图2系统的环状总线数据接口块的电路示意图；

图5是图2系统的环状总线命令接口块的电路示意图；

图6A-6I展示八种不同的命令和一个替代方案，以及说明其在图2的环状总线系统中的使用；

图7是说明通过使用图6A-6I的命令对图2的环状总线系统进行操作的流程图；

图8说明图2系统中特定数据转移的实例；

图9列出用以实行图8中说明的示范性数据转移的在图6A-6I中识别的命令的序列；

图10是利用环状总线结构的快闪存储器系统的第二实施例的方框示意图；

图11是利用环状总线结构的快闪存储器系统的第三实施例的方框示意图；

图12是利用环状总线结构的快闪存储器系统的第四实施例的方框示意图；

图13是利用环状总线结构的快闪存储器系统的第五实施例的方框示意图；

图14是利用环状总线结构的快闪存储器系统的第六实施例的方框示意图；和

图15是利用环状总线结构的快闪存储器系统的第七实施例的方框示意图。

具体实施方式

常规总线系统的背景描述

参看图1，说明具有常规总线的典型快闪存储器系统以提供本发明的各种方面与特征的后续描述的背景。系统控制器通常实施在单个集成电路芯片11上，集成电路芯片11经由系统总线13与一个或一个以上集成电路存储器芯片(图1展示单个的这种存储器芯片15)并联连接。所说明的特定总线13包括载运数据的单独的一组导体17、用于存储器地址的一组导体19和用于控制和状态信号的一组导体21。或者，可在这三种功能之间时间共享单个一组导体。

典型的控制器芯片11具有其自身的内部常规总线23，其通过接口电路25与系统总线13介接。通常连接到总线的主要功能是处理器27(例如微处理器或微控制器)、含有用于初始化(“引导”)系统的代码的只读存储器(ROM)29、主要用于缓冲在存储器与主机之间转移的数据的只读存储器(RAM)31、和针对通过存储器与主机之间的控制器的数据来计算和检查错误校正码(ECC)的电路33。控制器总线23通过电路35与主机系统介接，这在图1的系统包含在存储卡中的情况下是通过卡的外部接点37而完成的。时钟39与控制器11的其它组件中的每一者连接且由其利用。

存储器芯片15以及与系统总线13连接的任何其它元件通常含有组织成多个子阵列或平面的存储器单元阵列，出于简明目的而说明两个这种平面41和43，但四个或八个这种平面是更典型的。或者，存储器芯片15可包括未被划分成平面的存储器单元阵列。然而当如此划分时，每一平面均具有其自身的彼此独立操作的列控制电路45和47。电路45和47从系统总线13的地址部分19接收其各自存储器单元阵列的地址，并对其进行解码以对各自位线49和51中的特定一者或一者以上进行定址。平面41和43具有共用字线53，其响应于在地址总线19上接收到的地址通过行控制电路55进行定址。存储器单元阵列41和43的NAND结构是当前优选的。如同p阱电压控制电路61和63，源极电压控制电路57和59也与各自平面连接。

数据通过与系统总线13的数据部分17连接的自各数据输入/输出电路65和67而转移入和转移出平面41和43。电路65和67通过经由各自列控制电路45和47连接到平面的线69和71来实现将数据编程到其各自平面的存储器单元中和从其各自平面的存储器单元中读取数据。

尽管控制器11控制存储器芯片15编程数据、读取数据、擦除和照管各种内务事务的操作，但每一存储器芯片还含有执行来自控制器11的命令以执行所述功能的某种控制电路。接口电路73连接到系统总线13的控制与状态部分21。将来自控制器的命令提供到状态机75，状态机75接着提供其它电路的特定控制以便执行这些命令。控制线77-81将状态机75与图1所示的这些其它电路连接。将来自状态机75的状态信息经由线83传送到接口73，以便经由总线部分21传输到控制器11。

从图1的存储器系统可见，控制器芯片11与存储器芯片15的各个部分之间的通信取决于控制器和存储器芯片并联连接到的单个系统总线13上的通信的限制。

示范性环状总线实施例的详细描述

图2-9中说明使用环状总线代替上述常规总线15的存储器系统的第一实施例。最初参看图2，控制器集成电路芯片101和单个存储器芯片103形成存储器系统，但也可包括额外的存储器芯片。存储器芯片103说明为具有四个存储器单元平面105-108，但作为替代，使可用更少、甚至一个或四个以上存储器平面。列控制电路110-113连接到各自的平面105到108。通过选择两个数据寄存器A或B中的一者的各自的多路复用电路115-118，将数据编程到存储器平面105-108中和从其中读取数据。在数据编程期间，特定平面的由其多路复用器选择的寄存器A或B中的一者中所存储的数据被编程到所述平面中。类似地，在数据读取期间，从平面读取的数据被写入到由其多路复用器选择的寄存器A或B中的一者中。使用这两个寄存器是不需要的，可替代使用单个寄存器，但其增加了存储器系统的操作中的灵活和并行程度。命令与控制电路121提供类似于图1系统的状态机75和控制电路中各种控制电路的功能。

在图2的实例中，存储器阵列平面105-108中的每一者通过环状总线接口节点123-126中的各自一者来传送从平面中读取的或将编程到平面中的数据。每一平面的数据寄存器A和B中的两者与用于所述平面的节点连接。来自控制器101的命令由环状总线接口节点127接收，且状态信号通过同一节点被发送回控制器。节点127与存储器集成电路芯片103的控制电路121连接。如果额外的存储器芯片包括在系统中(图2中未图示)，那么在此特定实例中每一者将具有其自身的命令接口节点。

类似地，控制器芯片101包括与控制器130连接的环状总线节点128。图2的控制器130可类似于图1的控制器11，不同之处在于节点接口128(图2)代替了存储器接口25。

节点123-128在回路中连接在一起以便在其之间转移数据、地址、命令和状态信息。所述回路由具有载运数据的一条线133和载运来自控制器130的命令的另一条线135的环状总线形成。或者，在环状总线中可使用两条或两条以上数据线和/或可包括两条或两条以上命令线，以便增加信息转移带宽，但这样做的代价是更复杂的总线节点电路和操作。另一条线137可包括在总线中以将时钟信号载运到节点。或者，如果针对数据线133上和命令线135上的信息采用自定时格式，那么可省略时钟线。

操作图2的系统以管线方式在环状总线上转移数据和命令，其中在每一节点处优选引入一个或仅数个时钟周期的延迟。数据线133、命令线135和时钟线137跟随集成电路芯片101和103上以及在其之间的同样的路径，且在每一节点中引入相同的延迟以在所述三条线中发信号。仅沿着总线在相邻节点之间的段点对点地转移信息，而不是如常规总线那样在整个总线上转移信息，从而使环状总线的极高频率的操作成为可能。总线上的信号可完全为数字的，其中其幅值由可用电源电压设定。然而，可通过替代利用适当的高速信令技术，例如低压摆幅信令(swing signaling)、全差分信令、伪差分信令、双数据率或电流型驱动器的使用，来实现较高的操作频率和降低的功率耗散。

优选的是命令仅在控制器节点128中发起，这使其成为环状总线上的单个主体。命令代码在命令线135上从控制器节点128传送，以供其它节点123-127中的一个或一个以上节点执行。当仅单个节点作为用于执行命令的目标时，在数据线133上同时传输节点的相应的识别代码。目标节点随后为接受待执行的命令的唯一节点。

在数据线133上转移的数据可在节点123-128(源节点)中的任一者中发起，且被引导到其它节点(目的地节点)中的任何一个或一个以上节点。在这种数据转移之前，源节点和目的地节点经配置以用于此数据转移。接着围绕环状总线发生数据转移。转移的数据优选围绕整个环状总线行进并返回发起节点。这确保转移的数据可由经配置以进行读取的其它节点中的任一者读取，所述其它节点例如为通过使用ECC来检查数据有效性的节点。这还使得发起节点可例如通过与初始传输的数据进行比较或使用冗余奇偶位来检查所接收的数据是否在围绕环状总线传输期间发生错误。

在大多数情况下优选的图2的系统的一个特定操作中，利用时分多路复用以帧或时槽在数据线133上围绕环状总线传输数据。这允许围绕环状总线并行转移两个或两个以上不同通道的数据，例如不同的数据扇区，其可能具有不同的源节点和/或目的地节点。用于每次数据转移的时槽的数目经选择以适应将发生的并行数据转移的数目。这充分利用环状总线的带宽，同时允许各自节点的某些功能以较少的带宽操作，以及存储器数据编程和写入电路与各自的节点连接。

参看图3A的时序图，说明三个通道0-2并行的时间多路复用数据传输。单个周期“pip”作为标记在命令线135上传输，以指示随后在数据线133上开始的帧含有有效数据。pip最经常由节点中的任一者插入到命令线135上，所述节点中的任一者是在与pip相同的时钟周期期间开始被插入到数据线133上的时间帧中的数据的源。环状总线的数据线133和命令线135因此应以类似方式路由且同步操作。用下文描述的未利用pip进行控制的方式来控制数据时槽的时序和界定。

图3A的实例中的数据帧A、B和C分别在通道0、1和2中传输。通道1在两个周期内未载运有效数据，在这时间之后初始的数据帧B变为可用于在环状总线上转移。一个通道的数据可以此方式在存储器帧节点123-127中的任何节点之间转移，从而在存储器芯片103内的平面之间转移数据而不必通过控制器130；或者当在存储器与主机系统之间转移数据时，在所述节点123-127中的一个或一个以上节点与控制器节点128之间转移。

通过图3B和图3C的时序图在概念上说明用于围绕具有D个节点的环状总线转移数据的时分多路复用的两个特定实施方案。每一时间帧的持续时间(长度)为A个时钟周期。尽管下文描述的特定实例的数据总线时槽为四个时钟周期，但数目A可少至一个和高达8个、16个、32个或更多。将由数据通过节点引起的数据延迟指示为B个时钟周期。参数A和B中的每一者通常将被设计到存储器系统中，因此在系统操作期间将不可改变。使用C个时槽。

在图3B中说明的环状总线操作中，使通道(时槽)的数目C等于总线上节点的数目D。还使帧长度A等于节点之间的总线延迟B，二者均以时钟周期数来测量。每一节点通常通过具有B个存储寄存器级来存储通过所述节点的等于延迟B的若干位。这些参数的使用允许将数据同步转移到总线上的每一数据节点。对于所有时槽中的每一数据位位置，在总线周围存在一个存储寄存器。这促使C个分配的数据时槽连续循环通过每一节点。因而存在可用于典型数据转移操作的最大数目的通道。实际上，由于包括一通道以用于通常将不接收或传输数据的每一控制节点，因此导致一个或一个以上额外的通道。这些通道可用于将状态信息发送回控制器。一个通道通常用于为系统中的每一存储器芯片发送状态信息。

然而，尽管便于用图3B所示的方式来实施时分多路复用，但此最大数目的数据通道很少是必需的。因此优选使用任何特定数据转移操作所需的尽可能少的时槽C，以便最多地利用数据总线带宽。图3C的时序图说明具有动态选定数目C个通道的总线的操作，可使其成为给定数据转移所必需的通道，但不需要含有在如图3B所示操作时可发生的许多空时槽。

在图3C中，说明使用比总线上节点数目D更少的通道数目C的情况。在此实例中，在同时具有相同通道身份的至少两个时槽中围绕环状总线计算来自节点的连续数据帧。举例来说，如果在总线上存在D＝12个节点且多路复用已动态指定同时转移C＝6个数据通道，那么每一通道围绕总线出现两次。这是相对直接的，因为D/C是整数，在此实例中，所述整数等于2。但图3C中展示更经常的D/C不是整数的情况。在这种情况下，插入一个或一个以上未使用的时槽，其中未使用的时槽被称为“空槽(nul slot)”。插入许多空槽以使得节点数目D减去空槽数目再除以时槽数目C为整数。也就是说，使(D-[空槽])/C等于整数。

图3C中指定在数据总线上转移的所有C个数据帧(时槽)的序列以形成一个“周期”。促使全部N个周期重复以便形成围绕总线的一组时槽，所述时槽在此实例中少于总线上数据通过的节点的数目D。为了使时槽的序列等于节点数目D，在实际中添加一空槽以将该群组延长为N个周期加上空槽。在图3C的实例中，N＝D-1，且通过将空槽插入所示处来完成此少1的补偿。在例如N＝D-2的另一情况下，插入两个空槽。这使得每次围绕总线完全移动所述群组的数据所必需的时钟周期的总数目等于围绕环的一位存储位置的总数目。针对给定的数据转移操作来选择数量N和C，以使围绕环循环的未使用空槽的数目最小化，因为其使用在一定程度上减小了总线的数据转移带宽。在必要时空槽不具有与其相关联的数据通道，且其围绕环在节点之间连续循环。具有“无关(don’t care)”值的空数据在空槽中在节点间传递。

图4展示用于图2的数据节点123-126中每一者的示范性电路实施方案。环状总线的数据线133上的数据位的信号由寄存器级151接收，并串行移位通过连续的寄存器152、154和156。说明四个寄存器级以匹配四个时钟周期的时槽长度A。最末级156的输出与第一级151的输出均作为输入连接到切换电路153。这允许电路153以一个或四个周期的延迟进行操作。切换电路153的输出通过驱动器155连接回到数据线133。当切换电路153使其来自寄存器156的输入连接到其输出驱动器155时(最常见的配置)，由数据节点的寄存器151接收的数据位在数据线133上被往后放置在四个时钟周期之后，以便在环状总线的另一段上传输到下一数据节点。类似地，当切换电路153使其来自寄存器151的输入连接到其输出驱动器155时，延迟是一个时钟周期。在由节点从其寄存器A或B中的一者中将数据放置在数据线上的时槽期间，切换电路153将不会使这些数据总线输入中的任一者连接到其输出。

如果数据总线使用两个或两个以上并行的数据线而不是所说明的单个线，那么针对每一条线提供单独的寄存器级，且切换电路153一起切换所述寄存器级。举例来说，如果数据总线含有四条线，那么数据节点在每条线中包括单个寄存器级。在这种情况下，每一节点转移一个时槽的四个位通过所述节点的总延迟为单个时钟周期而不是四个周期。尽管这有利地增加了总线的带宽，但系统的电路和操作更为复杂。

到数据节点的命令线135输入类似地连接到另一串四个寄存器157、158、160和162。命令在命令线135上与数据线133上的数据同步地路由，即施加有相同的延迟。最末寄存器162的输出连接到切换电路153，如同第一寄存器级158的输出，类似于数据寄存器路径。这些输入中的任一者可通过切换电路153连接到驱动器159，以便将命令信息以一个或四个时钟周期的延迟放置到环状总线的下一段上。当节点需要将pip放置到命令线135上时，这些输入中的任一者都不连接到驱动器159，节点将pip放置到命令线135上以指示有效数据在随后发生的时槽中正被节点放置到数据总线133上。如果数据总线含有两条或两条以上线，那么优选以类似方式建构命令总线，包括并行寄存器的使用，使得所述两个总线同步操作。

时钟信号线137与驱动器161直接连接，并提供用于数据和命令寄存器级的计时，以及用于数据节点的其余电路的时钟信号。

解码器163在寄存器157的输出处接收来自命令线135的控制器命令，且在寄存器151的输出处接收数据线133上的相关数据。解码器的功能是执行命令以配置其节点以在后续的数据传输中接收或传输数据。与在数据线133上供应的命令相关联的数据可包括命令期望针对的节点识别号、将在上面传输或接收数据的通道号、将使用寄存器A还是B、进行转移的数据的长度，和其它配置信息。

寄存器165含有在存储器系统加电或其它初始化时存储在其中的用于节点的唯一识别号。由系统控制器发出的全局初始化命令优选完成此举。识别号在操作期间被用作来自控制器的期望用于节点的命令的地址。尽管环状总线上的所有节点将接收一命令，但所述命令在总线上与命令所期望针对的节点的识别号一起传输。因此，仅用其识别号定址的节点将响应进行存储并接着执行命令。

另一寄存器167含有特定节点在上面进行通信的经时间多路复用的数据总线的通道号。此通道号通常在每次在数据总线133上向节点传输数据或从节点传输数据之前被重写作为节点的配置的一部分。在数据传输期间，所存储的通道号用于识别分配通道来用于节点传输或接收数据时槽的发生。在当前转移操作中将转移的数据的长度存储在另一寄存器168中，且将关于寄存器A或B中的哪一个正用于转移的名称存储在寄存器170中。寄存器167、168和170的参数通过解码器163由围绕命令线135上的总线发送的命令而载入所述寄存器中，所述命令包括存储在寄存器165中的节点识别号。

图4的切换电路153通过各数据线169与171中的一者在数据总线线133与寄存器A和B(图2中所示)中的一者之间建立连接。控制电路配置节点以在寄存器A和B中的一者与数据线133之间转移数据。当从总线转移数据以便存储在节点的存储器平面中时，电路153将由线182上经解码的控制信号选择的寄存器151或寄存器156的输出处的来自总线线133的数据引导到由线177上控制信号选择的寄存器A和B中的一者。然而，当在分配到节点的时槽期间在从寄存器A或B中的选定一者到数据总线线133的相反方向上转移数据时，切换电路153将选定寄存器的输出连接到驱动器155，同时断开数据总线线133在寄存器151与驱动器155之间的段。在其它时间期间，切换电路153经连接以使数据通过节点而不会对数据进行任何动作，除了施加一个或四个时钟周期的延迟。当节点没有在其数据寄存器A或B中的一者与数据总线133之间转移数据时，维持数据总线线133在寄存器151或寄存器156与驱动器155之间的通过连接。

切换电路153在适当时间完成这些连接的控制来自在控制线175-179和182上来自解码器163以及在其它控制线180上来自通道计数器181的输出的信号。计数器181由解码器163用线183-186上的四个信号来控制。线183载运在关于节点的数据转移操作的开始时重设计数器181的初始化信号。线185载运用于当前数据传输的通道的数目的数据，其由控制器传送作为针对数据转移而设置节点的一部分。环状总线上节点的数目D也在线186上被供应到计数器181，且在电路184上传送周期数目N(见图3C)。计数器181计数到最高的通道号，且接着被重设到最低的通道号、被中止、再次开始计数，依此类推。当前计数，且因此当前的通道号在线180上被输入到切换电路153。电路153将所述号码与来自寄存器167的被分配给节点的、在控制线175上由解码器提供的通道号进行比较。当这些号码相同时，电路153切换节点以接收来自数据总线133的数据或将数据传输到数据总线133，直到转移完成为止(由来自寄存器168的在控制线176上提供的数据传输长度所决定)。

线177上的控制信号规定是用节点的寄存器A还是寄存器B转移数据。线178和179载运信号，所述信号切换电路153以：(1)接收来自数据总线线133的数据，在这种情况下数据总线通过节点，且由控制线177识别的寄存器与其连接，(2)在分配给节点的时槽期间将来自经识别的寄存器的数据传输到总线线133上，在所述时槽期间总线线133不通过节点，或(3)使数据总线线133通过节点而不与寄存器A或B中的任一者连接。

关于图4而描述的数据接口节点控制总线133与寄存器A和B之间的数据转移。将来自存储器单元阵列平面的数据读取到寄存器A或B中以便转移到总线133上，或将从总线133获得的数据从寄存器A或B编程到存储器单元阵列中，是通过命令环状总线接口节点127(图2)控制的。在图5中给出命令节点电路的实例，其中作为图4元件的对应部分的元件由相同的参考标号识别，但添加有符号(’)。一旦被线195中的来自解码器197的控制信号启用，那么寄存器193就存储从命令总线135接收到的命令数据。类似地，当被线201中的来自解码器的信号启用时，寄存器199存储从数据总线133接收到的数据。寄存器199的主要用途是将地址存储到正被存取以进行读取或编程的存储器单元阵列中。

寄存器193和199中的数据在各自线203和205上输出，线203和205连同状态信号线207一起通过信号路径209与存储器阵列控制电路121(图2)连接。由线203载运的主要命令是用以在由线205中的地址规定的位置处将数据编程到存储器平面105-108中的一者或一者以上和从存储器平面105-108中的一者或一者以上读取数据，以及从寄存器A或B中的一者编程和读取数据或将数据编程和读取到寄存器A或B中的一者中的命令。线203上载运的命令代码是由用于存储器芯片103内的命令与控制电路121(图2)的协议规定的命令代码。此协议不需要等同于环状总线内使用的命令代码的协议。举例来说，环状总线命令代码可能与存储器单元阵列所使用的命令代码具有不同的长度。在这种情况下，可将译码器(未图示)并入到命令寄存器193(图5)的输出上。可通过系统配置命令将用以转换一种协议为另一种协议的映射信息载入翻译器中。状态线207在当设置存储器系统以便在节点之间转移数据时指定的时间多路复用通道中的一者中提供来自控制电路121的状态信号，且通过切换电路211到达数据总线线133。

图5的切换电路211在功能上比图4的切换电路153简单。除了在来自线207的状态信息被放置在线133上的时槽期间之外，在所有时间都在由线214中的控制信号选择的寄存器151′或寄存器156′与驱动器155′之间通过数据线133。经配置的时槽的发生是由切换电路211以相同于图4切换电路153的方式从通道计数器181′和线175′中分配的通道号中确定的，以及由线213上的控制信号确定的。在节点之间的数据转移期间，状态信息被放置在总线133上，而从系统控制器将命令和地址接收到寄存器193和199中发生在数据转移之前或之后，其早于将数据读出快闪存储器而进入寄存器A和B中的一者或两者中以转移到另一节点，或晚于将已从另一节点转移到这些寄存器中的数据编程到快闪存储器中。

图6A到图6I中展示用以操作图2-5的存储器系统的一组命令，其全部由控制器130通过其环状总线节点128(图2)发出。为了方便起见而展示通过环状总线的三个节点在各总线线135(CMND)和133(DATA)上的命令和数据传输，因为其以时间顺序发生。当然，存储器系统可能具有远多于三个环状总线节点，其中扩展图6A到6I中展示的图案以展示每一节点处的信号，一个节点的信号比紧邻的前一个节点的信号延迟一个时钟周期。将注意到，在此特定实例中，pip是在紧接着每一命令之前的时钟周期中在命令线上发送的，且还对数据线上发送的数据标记开始。不同于所说明的单个周期pip，每一命令之前的pip可能占据多个时钟周期，且可能被定义为启用后续命令所需的唯一代码。这将对所传输的命令的错误检测提供更大的抗扰性。

图6A、6B和6C的命令是由环状总线上的每一节点执行的配置命令。通过图6A或6B中任一者的替代命令，唯一的节点识别(ID)号存储在每一节点的寄存器165和165′(图4和5)中。在图6A中，在命令总线线135上发送设定ID命令，由pip标记其开始。紧接着的是数据线133上的唯一的识别号(ID)，也由命令线上的pip标记其开始。作为节点切换电路153或211(图4和5)的一部分的电路使由总线上第一节点在控制器节点之后接收的ID号递增，且经递增的号接着围绕环状总线按次序被传输到下一节点。

在图6B中，由控制器电路130(图2)而不是由先前节点的递增电路确定由环状总线的连续节点使用的ID号的顺序。这允许在将ID号分配给节点时具有更大的灵活性。控制器130不仅传输用于环状总线上第一相邻节点的单个ID号，而且传输一串ID号，总线上的每一节点使用其中一个ID号。每一节点去除其接收到的第一ID号，并将其余的ID号在环状总线上按次序重新传输到下一节点。

图6C中说明重设通道命令，控制器在命令总线线135上发送由系统上每一节点接收并执行的命令。当此命令由节点接收时，其经分配的通道号寄存器167和167′(图4和5)被重设。

图6D、6E和6F的三个命令被引导到环状总线系统上经识别的命令节点(例如命令节点127(图2和5))并由其接收。图6D的地址输入命令识别将要存取的快闪存储器地址。所述地址在命令线135上围绕总线发送，同时在数据线133上发送预定接收命令的一个命令节点的ID号。紧随着节点ID的是存储器单元阵列的地址，在后续步骤中将在所述地址处执行某个操作。接着在其寄存器165′中具有与控制器所发送的ID相匹配的一个节点将此地址载入其地址寄存器199(图5)。相同的ID和地址围绕总线在节点之间传递，但仅具有匹配ID的一个命令节点启用其本身以接收和存储地址。

图6E中展示一组相关命令，所述命令对快闪存储器的已由图6D的一个或一个以上地址输入命令定址的部分进行操作。在命令线135上发送用于图6E中列出的命令之一的唯一代码，而在数据线133上发送所述命令被引导到的一个命令节点的ID。所述命令接着被载入经识别的命令节点的命令寄存器193(图5)且立即执行。图6E的读取模式命令促使快闪存储器中在由图6D的命令先前载入的地址(或多个地址)处的数据被读出快闪存储器，且进入寄存器以准备由环状总线转移数据。类似地，图6E的多块编程命令可用于将来自寄存器的数据并行地编程到快闪存储器的两个或两个以上平面中的先前由图6D的地址命令供应的地址处。如果存储器系统中存在期望用以执行图6E的命令之一的一个以上命令节点，那么图6D和6E的命令被单独地发送到每一命令节点。

如果期望在读取、编程或其它操作期间由命令节点发送状态信号，那么图6F的状态读取命令用于设置命令节点以进行此工作。在命令线135上发送唯一的命令，而在数据线133上发送期望用所述命令来设置的一个命令节点的ID。将在上面发送状态信息的通道号紧随数据线上的节点ID。接着将此通道号载入经分配的通道号寄存器167′(图5)中。

图6G展示相关的输入与输出命令，其用于响应于后续的数据命令来调节数据节点，以在环状总线的数据线133与寄存器A或B中的一者之间转移数据。输入或输出命令被控制器放置在命令总线线135上，随后是期望节点的ID、在上面转移数据的通道号(时槽)、转移数据所使用的寄存器A或B以及数据转移的长度。接着将发送的通道号载入数据节点的寄存器167(图4)中，选定的寄存器A或B和数据转移的长度临时存储在解码器163中且由各自的解码器输出177和176提供。

一旦所有相关的数据节点经配置以便通过接收和执行图6G的命令(每次一个)进行数据转移，那么图6H的数据启用命令促使进行转移。由控制器在总线的命令线135上发送数据启用命令，且在数据线133上发送进行转移所必需的配置参数。这些参数包括用于数据转移的通道(时槽)数目C、一组时槽中周期的数目N和环状总线上节点的数目D，其遵循图3C的时序图所说明的经分组的通道转移。这些参数存储在数据节点(图4)中且在数据转移期间在线184、185和186上被提供到通道计数器181。如图6G的输入或输出命令所引导，在由所述命令规定的用于每一节点的唯一通道上，数据接着被转移到已接收所述命令的每一节点的寄存器A或B的一者中或从已接收所述命令的每一节点的寄存器A或B的一者中转移出。

图6H的数据启用命令促使正被转移的数据在其被分配的时间多路复用通道中围绕环状总线循环。有限量的数据可根据通道的宽度(即，分配给每一者的时间的长度)而在每一数据通道中转移。在图6H中，为便于解释而将各通道(数据帧)展示成长度为四个时钟周期，从而载运四个数据位，但实际上可能比四个大得多。根据图3C所示的分组通道周期技术，每一数据节点可在先前传输的帧完全通过围绕环状总线的电路并返回到所述节点之前传输另一数据帧。这持续进行，直到以此方式传输完从所述节点转移的所有数据为止。

在控制器在环状总线上传输另一命令节点或数据节点命令，而数据正在执行数据启用命令的过程中转移之前，转移需要首先被中止。图6I中展示数据中断命令以进行此工作。当在数据转移期间源数据节点接收到数据中断命令时，所述节点中止数据转移，直到随后接收到数据启用命令为止。然而，用于进行转移的数据的目的地节点继续接收任何相关数据，因为在数据中断命令之后在其它通道上可能存在有效数据。经配置以仅仅使数据通过的那些节点继续进行此工作。用数据中断命令中止数据转移的一个原因是能够添加通道、配置额外节点以传输或接收数据等，如同在数据中断命令之后且在经重新配置的数据转移通过随后的数据启用命令而重新开始之前可通过使用输入和/或输出命令来完成。用于经重新配置的数据转移的新参数被规定作为随后数据启用命令的一部分。

图6I的数据中断命令与所有其它命令的不同之处在于，其不具有相关联的命令代码。可仅在先前命令为数据启用命令时使用所述命令。数据中断命令由控制器用信号发出作为任一通道上的命令线上的扩展pip。数据线载运适合于与数据中断命令不关联的所述通道的数据。

图7中概括了通过使用刚才已描述的命令在节点之间转移数据的整个过程。快闪存储器平面内将转移的数据首先被移动到寄存器中，所述寄存器在此实例中为一个或一个以上平面中每一者的寄存器A或B之一。第一步骤221促使快闪存储器地址按顺序被发送到各命令节点，所述命令节点每一者与一个或一个以上存储器平面相关联。紧接着的是将来自平面的经定址的位置的数据读取到其相关联的寄存器A或B中的一者中。

这些数据源节点还经配置以通过使用用于待配置的每一节点的图6G的输出命令来转移数据，如步骤223指示。在步骤224中，数据目的地节点通过使用用于待配置的每一节点的输入命令来接收这些数据。步骤223和224可与步骤222同时执行。在起始步骤222之后可发出状态读取命令(图6F)以便接收在节点之间围绕总线起始数据转移之前已完成在节点内的步骤222的转移的确认。

在完成步骤223和224以设置源节点和目的地节点以用于数据转移之后，且一旦确认步骤222已完成，如果以上已完成，那么在步骤225中发出图6H的数据启用命令。这促使数据在环状总线上从源节点的寄存器移动到目的地节点的寄存器。源节点和目的地节点寄存器包括控制器节点128(图2)的寄存器，其用于通过控制器130从主机接收数据或将数据发送到主机。

接着，存储在目的地节点的寄存器中的数据被编程到快闪存储器中。在步骤226中，通过图6D的地址输入命令将快闪存储器内由命令节点控制的地址发送到所述命令节点。如果存在多个命令节点，那么针对每一命令节点单独执行此步骤。接着发送图6E的编程命令中的一者以促使从寄存器到快闪存储器中的编程具有可能的最大并行度。通过这些技术，数据可在以下两种情况的任一者或两者的情况下移动：(1)在主机到控制器中的寄存器与快闪存储器中的位置之间，(2)仅在快闪存储器内的位置之间。

步骤226的起始不需要等待步骤225的完成，而是可与步骤225同时执行。对于一控制节点操作和一数据节点操作，或对于单个寄存器上的两个数据节点操作，同时的操作是可能的。

图8和图9中给出通过使用图6A-6I的命令来转移数据的说明，其中图8示意性展示图2到图5的具有在实例中使用的特定所需的数据源和目的地的存储器系统，且图9按顺序列出用以实现所需转移的命令。在已由主机系统(存储器系统通过控制器与所述主机系统连接)将数据的扇区19、20和21写入到控制器缓冲器RAM之后，所述数据的扇区19、20和21从控制器缓冲器RAM转移以写入到快闪存储器中。这些数据扇区分别转移到存储器平面A、B和C中。同时，平面C中的数据扇区R6转移到平面D。

图8和9的实例还展示尚未讨论的结束命令(图6E)的使用。在此处其用作命令#10(图9)以终止由命令#4起始的状态读取操作。同样，使用两次数据中断命令，作为命令##9和14以停止各自的数据启用命令##8和13的执行。数据中断命令#9的原因是中止数据转移以便配置源节点和目的地节点以用于扇区R6的转移，其由各自的输出与输入命令##11和12完成。这可能是必需的，因为快闪存储器读取命令#3的执行花费相对长的时间，在此时间期间可由控制器发出命令##4-8。接着发出另一数据启用命令#13，其在通道0中将扇区R6添加到进行转移的数据，而通道1、2和3上的数据扇区19、20和21的转移重新开始。在数据扇区19、20和21的转移完成(将在稍后开始的数据扇区R6的转移完成之前发生)之后，发出另一数据中断命令#14以使得后续的数据启用命令#15可减少用于结束扇区R6的转移的通道的数目。需要仅规定在最多一直发生的任何数据转移所需的通道的数目，从而避免时槽无数据，这不利地影响存储器性能。

还将注意到，图8和图9中说明的示范性数据转移在单个环状总线上同时执行某些操作，这是上述架构和命令结构的特性。举例来说，响应于数据启用命令#8，由于使用时分多路复用，数据的三个扇区19、20和21同时转移，每一扇区具有不同的源节点和目的地节点。响应于数据启用命令#13，四个数据扇区19、20、21和R6一起围绕总线转移。同样，在命令#4期间，在数据扇区19、20和21的转移在通道1、2和3上进行的同时，状态读取命令在通道0上执行。另外，如上所提到，在执行快闪存储器读取命令#3时，执行命令##4-7和命令#8的一部分。另外，围绕环状总线转移的数据在通过控制器节点时可由控制器的ECC电路检查，这与数据转移同时发生。

存在可实现的图2存储器系统架构的许多变化，同时仍用上述的命令和方式来操作系统。不再是具有四个存储器平面的存储器芯片，存储器芯片可具有单个的未经划分的存储器单元阵列，如图10所说明。两个存储器芯片231和233展示为在环状总线中与控制器芯片101连接。存储器芯片231和233中每一者均包括通过总线以先前描述的环连接的单个命令节点和单个数据节点。两个以上存储器芯片可用于特定系统。

图11中展示其它可能的变化，其中两个存储器芯片235和237中的每一者也在环状总线上与控制器芯片101连接，但每一存储器芯片分别包括单个组合的命令和数据节点239和241。节点239和241单独地具有组合到一个电路中的图4和5的单独的节点电路。其优点在于可通过消除例如切换电路、命令解码器、通道计数器、各种存储寄存器和类似物的重复的组件来缩减节点电路。

为了提供与在单个并行总线上与存储器芯片通信的常规控制器向后兼容(backwardcompatible)的存储器集成电路芯片，存储器芯片可包括常规的总线接口以及环状总线节点和外部连接。图12中展示此种存储器芯片。其含有四个环状总线节点245-248，每一者连接到四个多路复用器251-254中的一者的一个输入。多路复用器251-254中每一者的另一输入通过共用总线257连接到常规的总线接口电路259，所述总线接口电路259提供终止于存储器芯片的外部连接垫的常规总线261。这些总线垫接着与系统控制器连接，且视需要与其它存储器芯片连接。常规控制器263(类似于图1的控制器11)或具有环状总线节点的控制器265(类似于图2的控制器101)可与这些总线垫连接。

给定芯片的多路复用器251-254在安装在存储器系统中时优选永久设定，以便将存储器阵列及其命令与控制电路(图12中未图示)的部分单独地连接到各环状总线节点245-248或并行连接到更常规的总线257。可添加存储器芯片的外部引脚以便设定多路复用器251-254，以根据存储器系统中使用的控制器将芯片连接到各种类型控制器263或265中的任一者。芯片的环状总线的输入267连接到常规总线接口261的一组输入线，在此情况下为一组三条线。环状总线的输出269连接到常规总线269的另一组三个不同导体。因此，当控制器265用于存储器系统中时，其与常规外部总线的这两组线连接，因为所述总线不是以常规方式使用。因此不需要增加存储器芯片的外部垫的数目以便适应与任一类型控制器的连接。

使用存储器芯片的额外的外部引脚来设定多路复用器251-254的替代方案是使用常规总线257中的没有用作环状总线的输入或输出线的引脚。可将这些引脚永久设定为状态的预定组合以设定多路复用器251-254来选择环状总线节点245-248。可将状态的组合选择为在常规总线257的正常操作中不会发生的非法组合。

在图2、10和11所示的系统实例中，除了环状总线节点接口已代替存储器接口25之外，控制器130极类似于图1的现有控制器11。但并不是通过单个总线节点接口存取控制器的许多组件和功能中的每一者，这些组件和功能可通过单独地具有其自身的节点而围绕环状总线分布。图13中展示此情况的实例。指示若干环状总线节点275-279以代表单个集成电路芯片上或许多可能配置(包括先前说明和描述的配置)中任一者中的单独芯片上的存储器阵列的命令和数据节点。图13的系统的不同之处在于用与少于所有控制器电路和功能的控制器电路和功能单独连接的多个这种节点替换了单个控制器节点。在此特定实例中，包括七个控制器环状总线节点281-287。其分别单独地连接到非易失性存储器高速缓冲存储器289、易失性存储器高速缓冲存储器291、ECC电路293、易失性数据缓冲存储器295(主要用于在存储器与主机之间转移的数据的临时存储)、用以存储由处理器299执行的固件代码的易失性存储器297，和主机接口电路301。可通过使用额外的控制器节点添加其它功能，或可消除图13所示的控制器功能中的一个或一个以上功能，或可组合所述组件和功能中的某些组件和功能以便通过单个共享的总线节点连接到环状总线。

为了使环状总线不会负担有控制器操作内部的命令和数据的转移，期望包括单独的并行控制器总线303，其允许处理器299与例如图13所示的控制器功能中的某一者之间的直接通信。额外的非易失性存储器305也可连接到控制器总线303以便存储引导代码，所述引导代码在系统的初始化期间使用以促使处理器299将固件从系统的快闪存储器载入存储器297中。这使得主要在数据或命令在某些控制器组件中的一者与和存储器节点275-279连接的快闪存储器组件之间转移时使用所述控制器组件与环状总线的连接。先前提到的一个实例是使围绕总线转移的数据(尤其是从快闪存储器读取的数据)通过ECC电路293以验证其有效性。接着优选由处理器299校正由ECC电路293在用于校正的ECC算法的能力内检测到的错误。其它实例包括环状总线到缓冲存储器295和高速缓冲存储器289与291的直接连接。

期望使存储器芯片容易通过其本身与控制器连接，或者还容易连接到一个、两个或两个以上其它存储器芯片。在存储卡的制造中，控制器和一个或一个以上存储器芯片物理地附接到小的印刷电路板(PCB)，所述印刷电路板还提供用于使芯片与卡的外部接点互连的电导体。相对直接的是当在PCB上使用常规的并行总线时，向PCB提供包括从一到某个有限数目的可变数目的存储器芯片的能力，以便能够制造具有不同存储容量的卡。但当一个或一个以上存储器芯片连接到环状总线时，PCB上环状总线的将存储器芯片与控制器芯片连接在一起的部分需要能够适应可变数目的串联连接的芯片。由于所述串联的最末存储器芯片的输出连接回控制器，因此需要某种用不同数目的存储器芯片容易地进行此工作的方式。

图14中说明用于进行此工作的一种这样的技术。控制器芯片311和两个存储器芯片313和315在单个PCB上连接在一起作为存储卡的一部分。控制器311包括至少一个总线节点，且存储器芯片的每一者包括多个总线节点。存储器芯片313具有与控制器芯片311的总线输出连接的总线输入317，和连接到第二存储器芯片315的总线输入的第一输出319。第二输出321也提供在存储器芯片313上且连接到总线的部分323，所述部分323在PCB上包括在芯片之间以将串联的最末存储器芯片的输出返回到控制器芯片311的总线输入。但由于存储器芯片313不是串联的最末存储器芯片，因此其返回的输出321在芯片上被禁用，而输出319保持可操作。第二存储器芯片315类似地具有两个总线输出325和327，由于所有的存储器芯片最容易被制造成一样，因此由于芯片315是串联的最末芯片而保持返回输出327被启用。其与PCB总线返回部分323的连接随后使环完整。芯片315的第二输出325接着在芯片315上被禁用，且无需连接到任何地方。

尽管图14的配置允许可变数目的芯片相对容易的串联连接，但PCB上总线部分323的长度在许多情况下可具有显著高于芯片上总线段电容的电容水平。由于这可限制整个环状总线的操作频率，因此进一步需要用可使这种效应最小化的方式来提供返回总线路径。这在图15的卡系统中是通过在存储器芯片331和333本身上形成返回路径的大部分且通过将返回路径分成被单独驱动的较短段来完成的。那么环状总线的任一段的最大电容就维持在较低水平。

以存储器芯片331作为实例，其具有环状总线输入335和用于串联连接到下一存储器芯片的输出337(如果存在输出337(如图15))。用于返回到控制器的第二输出339保持在存储器芯片内。返回路径的部分341包括在存储器芯片中而不是在PCB上。返回路径341连接到级343，所述级343包括一个时钟周期的延迟以将其输入与输出总线段以及驱动器去耦来驱动返回输出345，这类似于早先描述的节点。对于存储器芯片不是串联中的最末芯片的情况，例如芯片331不在图15中，提供返回总线输入347用于下一按次序的存储器芯片以连接其返回总线输出。

在图15的两个存储器芯片的实例中，使第一芯片331的输出337可操作以便连接到串联的下一存储器芯片333的输入，而其返回输出339被禁用。使第二存储器芯片333的返回输出349可操作，因为第二存储器芯片是串联的最末芯片。接着总线跟随芯片333上的返回路径，通过与电路343相同的寄存器和驱动器电路351而到达第一芯片331的输入347。实际上，非常需要制成单独的一个可连接在串联串内多个位置中的任一个位置的存储器集成电路芯片。最末存储器芯片333的第二输出353被禁用且保持无连接。当然，对最末芯片333的返回总线输入355没有连接。

尽管已关于本发明的示范性实施例描述了本发明的各种方面，但将了解，本发明有权受到所附权利要求书的整个范围内的保护。