双倍数据速率同步动态随机存取存储器的控制模块及方法

摘要

双倍数据速率同步动态随机存取存储器的控制模块及其方法。控制模块包括存储器控制器及多工器。存储器控制器包括数据控制逻辑电路、时间延长电路、正反器模块及写入控制逻辑电路。数据控制逻辑电路接收来源数据，经处理后输出处理后来源数据。时间延长电路接收处理后来源数据后，使处理后来源数据的各笔数据时间加长，以产生延长数据。正反器模块接收延长数据，以产生边缘振幅数据。多工器接收边缘振幅数据，于写入控制逻辑电路的控制下，选择输出边缘振幅数据的各笔数据，以产生输出数据。

说明书

技术领域

本发明是有关于一种存储器的控制模块及其方法，且特别是有关于一种DDR SDRAM的控制模块及其方法。

背景技术

计算机系统中，同步动态随机存取存储器(Synchronized Dynamic RandomAccess Memory，SDRAM)是传统的存储器结构，而于传输速度不断的提升，而SDRAM无法支持更高速的时钟，双倍同步动态随机存取存储器(Double DataRate SDRAM，DDR SDRAM)因应而生。

两者的比较，DDR SDRAM的传输速度是SDRAM的双倍。若SDRAM的时钟频率为66Mhz，且传输时间的间隔是15ns。那对于DDR SDRAM言，其传输数据时间的间隔则为7.5ns，传送频率可达133Mhz。

而DDR SDRAM的原理在于其传送数据是采在同一个时钟周期，上下波段都在做传数据的工作，而相较于SDRAM在同一个时钟周期，只传一次数据，DDR SDRAM的效率是SDRAM的两倍。

请参照图1，其绘示是传统的DDR SDRAM控制模块。控制模块100包括存储器控制器110及多工器120。存储器控制器110包括数据控制逻辑电路111、写入控制逻辑电路112及正反器113。

存储器控制器110接收来源数据X，经数据控制逻辑电路111处理，再经正反器113同步后输出边缘振幅数据Y1。多工器120接收边缘振幅数据Y1后，于写入控制逻辑电路112的控制下，选择输出边缘振幅数据Y1之中的数据，以产生输出信号01。

请参照图2，其绘示传统的DDR SDRAM控制模块的相关信号波形图。信号CLK是时钟信号。来源信号X具有数据A及数据B时，经数据控制逻辑电路111及正反器113处理后输出边缘振幅数据Y1，此时数据A’及数据B’则分别代表处理后的数据A及数据B。且数据A’及数据B’的信号边缘变化不规则。经多工器120选择输出后，输出数据01具有数据A’及数据B’。数据C与D及数据C’与D’的关系，可由上述推导而出，于此不加赘述。

然而，因数据A’及数据B’的数据边缘变化不规则，即如图2中的数据边缘Ka1及Kb1，使得在输出数据01中的每一笔数据，真正可获取的部分仅包含T/2去除差异K％的边缘部分。对于数据B’，数据边缘Kb1导致有K％的差异，系来自来源数据X处理后，至多工器120之间的信号路径的变化而造成。当以闪控(strobe)信号获取输出数据01时，输出数据01的每笔数据可获取的部分仅余T/2-K％，而容易获取错误。且当传输频率提高，周期变小时，更容易发生数据传输错误。

发明内容

有鉴于此，本发明的目的就是在提供一种DDR SDRAM控制模块及其方法。可避免处理数据的过程中，因数据路径的不一致，而造成传输数据的获取错误。

根据本发明的目的，提出一种DDR SDRAM控制模块。控制模块包括存储器控制器及多工器。存储器控制器包括数据控制逻辑电路、时间延长电路、正反器模块及写入控制逻辑电路。数据控制逻辑电路接收来源数据，经处理后输出处理后来源数据。时间延长电路接收处理后来源数据后，延长处理后来源数据的各笔数据时间，以产生延长数据。正反器模块接收延长数据，以产生边缘振幅数据。多工器接收边缘振幅数据，于写入控制逻辑电路的控制下，选择输出边缘振幅数据的各笔数据，以产生输出数据。

根据本发明的另一目的，提出一种DDR SDRAM控制方法，用于DDR SDRAM控制模块。首先，接收来源数据，经处理后输出处理后来源数据。接着，延长处理后来源数据的各笔数据的时间，以产生延长数据。之后，根据延长数据，以产生边缘振幅数据。最后，选择输出边缘振幅数据的各笔数据，以产生输出数据。

为让本发明的上述目的、特征、和优点能更明显易懂，下文特举一较佳实施例，并配合所附图式，作详细说明如下。

附图说明

图1绘示传统的DDR SDRAM控制模块。

图2绘示传统的DDR SDRAM控制模块的相关信号波形图。

图3绘示依本发明一较佳实施例的DDR SDRAM控制模块。

图4绘示依本发明一较佳实施例的DDR SDRAM控制模块的相关波形图。

[主要元件标号说明]

100、300：控制模块

110、310：存储器控制器

120、320：多工器

111、311：数据控制逻辑电路

112、312：写入控制逻辑电路

113、3151、3152：正反器

3141、3142：和逻辑门

314：时间延长电路

315：正反器模块

具体实施方式

请参照图3，其绘示依本发明一较佳实施例的DDR SDRAM控制模块。控制模块300包括存储器控制器310及多工器320。存储器控制器310包括数据控制逻辑电路311、写入控制逻辑电路312、时间延长电路314以及正反器模块315。

数据控制逻辑电路311接收来源数据X，经处理后产生处理后来源数据X’。时间延长电路314接收处理后来源数据X’，将其各笔数据的时间延长后分别输出延长数据X1至正反器模块315。正反器模块315接收延长数据X1，以产生边缘振幅数据Y2(edge swing data)。多工器320接收边缘振幅数据Y2，于写入控制逻辑电路的控制下，选择输出边缘振幅数据Y2的各笔数据，以产生输出数据02。

正反器模块315包括正反器3151及正反器3152。正反器3151根据延长数据X1的延长数据X11，经同步后产生边缘振幅数据Y2的边缘振幅数据Y21，正反器3152根据延长数据X1的延长数据X12，经同步后产生边缘振幅数据Y2的边缘振幅数据Y22。延长数据X1对应至边缘振幅数据Y21，延长数据X2对应至边缘振幅数据Y22。多工器320接收边缘振幅数据Y2，并于写入控制逻辑电路312的控制下，选择输出边缘振幅数据Y22及边缘振幅数据Y21之中的数据，以形成输出数据02。

请参照图4，其绘示依本发明一较佳实施例的DDR SDRAM控制模块的相关波形图。信号CLK是DDR SDRAM控制模块300的时钟信号。来源信号X于第一周期具有数据A及数据B，于第二周期具有数据C及数据D。来源信号X例如为32位的数据。数据A至数据D例如为16位的数据。

请同时参照图3及图4，时间延长电路314于本实施例中，包括和逻辑门3141及和逻辑门3142。和逻辑门3141接收处理后来源数据X’中对应数据A及B的数据，以及接收写入控制逻辑电路312的反相控制信号，而后输出延长数据X11。和逻辑门3142接收处理后来源数据X’中对应数据C及D的数据，以及接收写入控制逻辑电路312的控制信号，而后输出延长数据X12。由图3中可知，控制信号及反相控制信号为反相。

边缘振幅数据Y21例如包括数据A1及B1，边缘振幅数据Y22例如包括数据C1及D1。而于和逻辑门3141及和逻辑门3142的动作中，数据X’的各笔数据的时间拉长，而使得边缘振幅数据Y21中，对应数据A的数据的时间拉长，但于多工器320获取的动作，仅获取数据中段的对称部分，即数据A1，以避免获取到如数据边缘K11及K12。多工器320于本实施例中，为对应接收数据A1至数据D1为16位的数据，实质上为多个多工器组成以接收数据的各位。

则于输出数据02时，数据A1并无数据边缘K11及K12的部分。而不会受到数据路径的长短影响。而对应数据B的数据B1，对应数据C的数据C1及对应数据D的数据D1，亦如同数据A1不会受到数据路径的长短影响，而有数据边缘的模糊地带影响数据的正确性。

如此，当以闪控(strobe)信号获取输出数据02时，亦不会获取因处理数据过程中产生的数据变化边缘的部分，而不会产生数据传输错误的问题。

于本实施例中，于存储器控制器310中，使数据总线加宽为两倍，并以时间延长电路314拉长数据时间为两倍。如此于多工器320的获取数据中段时，不会获取到数据变化边缘。

本发明上述实施例所揭露的DDR SDRAM控制模块及其方法，可于处理数据的过程中，避免获取到数据路径产生的差异，而提升输出数据的正确性。且当传输频率提高，周期变小，亦不易产生以闪控信号获取输出数据时，产生数据判断错误的问题。

综上所述，虽然本发明已以一较佳实施例揭露如上，然其并非用于限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作各种的更动与润饰，因此本发明的保护范围当视所附的权利要求范围所界定者为准。