用于减少老化期间的温度差异的系统和方法

摘要

用于减少老化测试期间的温度差异的系统和方法。在一种实施方式中，测量待测试集成电路所消耗的功率。测量与该集成电路相关联的环境温度。通过调整该集成电路的体偏置电压，实现该集成电路的理想结温。通过控制各个集成电路的温度，能够减少老化测试期间的温度差异。

说明书

相关申请的交叉引用

在此将2002年12月31日提交的序列号为10/334,272、题为“Diagonal Deep Well Region for Routing Body-Bias Voltage forMOSFETs in Surface Well Regions(在表面阱区域中用于为MOSFET提供体偏置电压的斜深阱区域)”、发明人为Pelham和Burr的共同未决共同拥有的美国专利申请的全部内容通过引用并入本申请。

技术领域

根据本发明的实施方式涉及用于减少老化期间的温度差异的系统和方法。

背景技术

例如微处理器的高度集成的半导体器件常常散发出大量的热，尤其当在升高的温度和电压下进行操作以在老化操作期间筛选缺陷时。这种散热在老化操作期间是有害的，按惯例需要复杂而昂贵的例如水浴和/或液体金属冷却的热沉，以及具有很高冷却能力的昂贵的测试室。

发明内容

所以，非常需要用于减少老化期间的温度差异的系统和方法。

因此，公开了用于减少老化测试期间的温度差异的系统和方法。在一种实施方式中，测量待测试集成电路所消耗的功率。测量与该集成电路相关联的环境温度。通过调整该集成电路的体偏置电压获得集成电路的理想结温。通过控制各个集成电路的温度，能够减少在老化测试期间的温度差异。

根据另一种实施方式，测量在紧邻集成电路的区域中的环境温度。测量该集成电路所使用的电功率。存取该集成电路的热阻值并确定该集成电路的结温，而无需直接测量该结温。

附图说明

图1示出了根据本发明的实施方式的被配置用于老化操作的集成电路器件的示例性布局；

图2示出了根据本发明的实施方式的用于减小老化测试期间的功率的计算机实现方法的流程图；

图3示出了根据本发明另一种实施方式的被配置用于老化操作的集成电路器件的示例性布局；

图4示出了根据本发明的实施方式的用于减小老化测试期间的功率的计算机实现方法的流程图；

图5示出了根据本发明的实施方式的用于确定集成电路的结温的计算机实现方法的流程图。

具体实施方式

在下文对本发明——用于减少老化期间的温度差异的系统和方法——的详细描述中，陈述了众多特定细节以便提供对本发明的全面理解。但是，本领域技术人员将理解，在没有这些特定细节的情况下或在具有其等同方案的情况下可以实施本发明。在其它的情况中，对公知的方法、进程、组件和电路没有进行详细描述，以便本发明的各个方面不会被不必要地模糊。

符号和术语

下文详细描述中的某些部分(例如，过程200，400和500)是用进程、步骤、逻辑块、处理和其他能够在计算机存储器上执行的基于数据比特的操作的符号表示来介绍的。这些描述以及表示是数据处理领域技术人员将他们工作的内容最有效地传送给该领域的其他技术人员时所用的手段。此处一般将进程、计算机执行步骤、逻辑块、过程等考虑为导向理想结果的一系列自相容的步骤或指令。该步骤是那些需要对物理量进行物理操作的步骤。尽管不是必须的，但通常这些量采取能够在计算机系统中进行存储、传递、组合、比较和其它操作的电或磁信号的形式。主要出于通用的原因，将这些信号称为比特、值、要素、符号、字符、项、数量等已经多次被证明是便利的。

然而，应该牢记的是，所有这些以及类似术语与适当的物理量关联并且仅仅是应用于这些量的方便标签。除非特别声明，否则如从下文讨论中很明显应当理解，贯穿本发明，使用诸如“存储”、“划分”、“求解”、“测试”、“计算”、“确定”、“保存”、“测量”、“调整”、“生成”、“执行”、“比较”、“同步”、“存取”、“检索”、“运输”、“发送”、“重新开始”、“安装”、或“聚集”等术语的讨论指的是计算机系统或类似电子计算设备的动作和过程，其将表示为计算机系统的寄存器和存储器内的物理(电子)量的数据操作并转换成类似地表示为计算机系统的存储器或寄存器或其他这类信息存储、传输或显示设备内的物理量的其他数据。

用于减少老化期间的温度差异的系统和方法

在集成半导体的设计和操作的上下文中描述根据本发明的实施方式。更特别地，本发明的实施方式涉及用于减少集成电路老化测试期间的温度差异的系统和方法。但应理解，本发明的要素可以在半导体操作的其他领域中使用。

尽管下文对本发明实施方式的描述将着重于将体偏置电压耦合到当利用p型衬底和N阱工艺时经由N型掺杂的传导子表面(sub-surface)区域而在表面N阱中形成的pFET(或p型MOSFET)，但根据本发明的实施方式可以等同地应用于将体偏置电压耦合到当利用n型衬底和P阱工艺时经由P型掺杂的传导子表面区域而在表面P阱中形成的nFET(或n型MOSFET)。因此，根据本发明的实施方式也特别适合于以n型材料形成的半导体，并且认为这种实施方式在本发明的范围之内。

检测集成电路缺陷的老化操作通常在例如150摄氏度的应变温度(stressing temperature)、例如1.5倍于额定操作电压的应变电压以及通常比额定操作频率低几个数量级的低操作频率下执行。在这些条件下，泄漏电流趋于主导集成电路器件的功率消耗和发热。

图1示出了根据本发明的实施方式的被配置用于老化操作的集成电路器件的示例性布局100。布局100包括多个待测试的集成电路器件101、102、...、N。该集成电路可以典型地排列于印刷线路板110上，该线路板可以包括用于接纳待测试集成电路器件的插槽。因为理想的情况是在应变升温下操作待测试集成电路器件，所以典型地将线路板110放置在能够在高温(例如，150摄氏度)下进行温度调节(例如，通过增加或者除去热量)的温度室中。典型的老化室可以包括多个类似的线路板。

线路板110包括一个分布网络，例如布线走线，以在各个电源、测试控制器和/或测量仪器与待测试集成电路器件之间传导电信号。线路板110包括操作电压源(Vdd)分布网络141和测试控制分布网络142。应理解，根据本发明的实施方式，这种布线网络可以以包括总线、点对点和独立拓扑的广泛的多种公知网络进行配置。

操作电压源140和测试控制器150在线路板110上示出。根据本发明的实施方式也非常适合于使这种组件位于测试环境中的其他位置。例如，经常使操作电压源140位于热室之外，并连接到线路板110上的连接器。测试控制分布网络142耦合在测试控制器150和待测试集成电路器件之间的多个信号。类似地，操作电压源分布网络141耦合在操作电压源140和待测试集成电路器件之间的多个信号。

测试单元控制器可以与测试控制器150分开，也可以不与测试控制器150分开，其典型地利用测试图案序列和/或测试命令来模拟待测试集成电路器件并且存取结果。根据本发明的实施方式也非常适合于广泛的多种测试单元控制器和测试方法，包括例如联合测试行动组(JTAG)边界扫描和阵列内置自测试(ABIST)。

操作电压源140提供电压和电流以操作待测试集成电路器件，典型地例如在1.5倍于待测试集成电路器件的额定操作电压的应变电压下操作。在大多数半导体中的电流消耗，尤其是泄漏电流消耗，随着操作电压的增加以及随着操作温度的增加而增加。这种电流增加通常本质上是指数形式，例如，操作电压10％的增加可以导致泄漏电流消耗100％的增加。在应变升温下操作待测试集成电路器件也大大增加了其电流需求。作为有害效果，操作电压源140必须具有与在额定温度和电压条件下操作相同待测试集成电路器件所需的电流能力相比大得多的电流能力来操作待测试集成电路器件。

由于典型的老化配置可以包括每个线路板110上几十个待测试集成电路器件以及每个室多个线路板，所以能够以若干千瓦容易地测量对操作电压源140的需求。一个能够提供这种功率并适合于测试集成电路器件的精密电压源将会过于昂贵。

在现代半导体工艺，例如具有最小特征尺寸大约0.13微米以及更小的工艺中，静态功率消耗不再是总功率消耗中可以忽略的组分。此外，作为总功率中的一部分的静态功率在下一代半导体工艺中正趋于增加。

例如，最大操作频率通常与1减去阈值电压除以电源电压(1-Vt/Vdd)所得的量成比例(对于小的工艺几何尺寸)。由于工艺几何尺寸缩小，典型地也会降低电源电压(Vdd)，以便于避免诸如氧化物击穿之类的有害效果。因此，也应降低阈值电压，以便于保持或增加所需的最大操作频率。相应地，将栅极氧化物制作得更薄，以便栅极能够保持对该沟道的控制。更薄的栅极氧化物导致增加的栅极电容。由于CMOS器件的“截止”或泄漏电流通常与栅极电容成比例，所以将栅极氧化物制作得更薄的趋势往往增加泄漏电流。作为一个不利的结果，发展中的半导体工艺尺寸的减小还导致源于静态功率消耗的日益增加的功率消耗。此外，基本上所有由操作电压源140所提供的电能都通过待测试集成电路器件转换为热。作为有害效果，对于大部分高度集成电路，待测试集成电路产生的热多于足以实现理想应变温度的热，并且不再需要温度室提供这种热。与之鲜明对照的，目前温度室必须具有除去大量热负荷的能力，以有助于非常昂贵的热室的需求。

此外，通过集成电路封装传导集成电路芯片中的这些大量热并将其传导到温度室环境中是有问题的。例如微处理器的高度集成电路的散热需求通常超出在老化应力(stress)条件下的集成电路封装的散热能力。因此，惯例上使用非常昂贵的诸如水浴和液态金属冷却的“外来”热沉配置，来在老化测试期间使热量从集成电路散出去。

某些半导体器件通过修改体偏置阱结构以控制操作期间的功率消耗。在此处通过参考引入的并且在上文中提及的序列号为10/334,272的美国专利申请，更深入地描述了这种器件。根据本发明的实施方式，这种体偏置阱结构能够有利地使用于老化操作期间以控制老化工艺的特殊参数。

仍然参照图1，正偏置电压生成器120耦合到正偏置电压分布网络121，而该正偏置电压分布网络121又耦合到待测试集成电路。正偏置电压生成器120为在待测试集成电路器件中的pFET器件之下所布置的n型阱提供例如0到5伏的体偏置电压。这种体偏置能够实现对pFET器件的阈值电压的调整，例如，以减少pFET器件的泄漏电流。

以类似的方式，负偏置电压生成器130耦合到负偏置电压分布网络131，而该负偏置电压分布网络131又耦合到待测试集成电路。负偏置电压生成器130为在待测试集成电路器件中的nFET器件之下所布置的p型阱提供例如-5到0伏的体偏置电压。这种体偏置能够实现对nFET器件的阈值电压的调整，例如，以减少nFET器件的泄漏电流。

应理解，根据本发明的实施方式，这种偏置电压分布网络121和131可以以包括总线、点对点和独立拓扑的广泛的多种公知网络进行配置。根据本发明的实施方式，线路板110上可以有多个偏置生成器120、130，或者偏置生成器可以位于线路板110之外。

通常，偏置电压生成器120和130为可变电压源。它们的输出电压能够被设定(在一定范围内)为特定值。理想的但不是必需的情况下，例如通过来自测试控制器150的命令数字地设定该特定值。典型地体偏置电流在每个集成电路低达微安的量级上。因此，偏置电压生成器120和130通常可以为相对小且便宜的电压源。

图2示出了根据本发明的实施方式用于减少老化测试期间的功率的计算机实现方法的流程图。在方框210中，测试一个集成电路器件以确定使泄漏电流最小化的一组体偏置电压。通常，该测试将确定用于该集成电路器件的唯一n阱电压和唯一p阱电压。应理解，具有多种不同功率域和体偏置阱的集成电路也非常适用于根据本发明的实施方式。

有利地，半导体封装不影响泄漏电流；因此，可以在未封装的器件上，例如在晶片测试器上，精确地测量泄漏电流。作为有益结果，通常在典型的半导体制造工艺中执行方框210不需要额外的特殊测试设备或固定设备。使泄漏电流最小化的体偏置电压通常在例如晶片测试期间的老化工艺以外被确定。可以针对一整批集成电路，例如针对一个晶片或同时加工的多个晶片，确定使泄漏电流最小化的一组体偏置电压。此外，根据本发明的实施方式也非常适合于针对各个集成电路确定使泄漏电流最小化的体偏置电压。

在可选方框220中，将该组体偏置电压的信息，例如电压的数字表示，存储于计算机可用媒介中。如上文所述，下面的方框210和方框240，也非常适合于物理上分离地例如在不同的大陆上、在不同时间例如隔开的星期或月份、在不同测试仪器上执行。存储该组体偏置电压的信息能够实现为越过时空距离的使用而传送和/或检索该信息。

在可选方框230中，从计算机可用媒介存取该组体偏置电压的信息。根据本发明的实施方式，方框220的计算机可用媒介可以不同于方框230的计算机可用媒介。正如在数据处理领域中所公知的，可以以多种不同的方式将信息(数据)从媒介到媒介地进行复制和/或传送。在方框240中，将在方框210中确定的体偏置电压在老化测试期间施加到集成电路。

有利地，通过控制体偏置电压以最小化老化处理期间的泄漏电流，可以将待测试集成电路的功率消耗和散失减少几个数量级。作为这样显著减少功率消耗的有益结果，许多能力很低而且很便宜的操作电压源和热室可以用于执行老化测试。可选地，可以使更多数量的集成电路在现有设备中进行老化，由此增加老化工艺的产量。另外，不再需要常规和高级功能集成电路一起使用的昂贵的外来热沉配置。

理想的情况是在老化期间，在一个例如150摄氏度的特定结温下操作每个集成电路。不利的是，在正经受老化的集成电路的总体中通常将会存在一种结温(“芯片温度”)的分布。例如，大多数温度室无法在该室中的所有位置处维持精确一致的环境温度。此外，待测试集成电路之间的制造差异产生功率消耗的差异，并因此导致各种集成电路之间热输出的不同。因此，环境温度和热输出的不同产生了在待测试集成电路之间的结温差异。

按照惯例，通过对每个集成电路进行机械温度控制来解决结温差异，例如，为了将其结温调整到理想温度，对每个集成电路强制加热或使其散热。不利的是，这种传统的单独器件温度控制在机械上复杂而且昂贵。此外，这种从外部施加加热和冷却的结构通常自身产生相对大的热量，这严重限制了它们对热需求变化进行响应的能力。此外，通常使该加热和冷却以及温度测量耦合到集成电路封装，而不是直接耦合到结。因此，将集成电路的结温控制为一种不理想的近似。

以下的关系式1是集成电路的结温的一种近似：

T_junction＝T_ambient+Pθi                 (关系式1)

其中，T是温度，P是集成电路所消耗的功率。“θi”是包括例如从集成电路到耦合于环境的热沉的热阻和/或从集成电路到电路板的热阻的集成电路封装的总热阻。

应理解，集成电路封装的热阻θi在类似的待测试集成电路之间是高度一致的，并且在此可以被视作常量。

还应理解，理想的老化工艺应该在一个例如1.5倍于额定操作电压的特定操作电压下操作待测试集成电路。通常，集成电路的电流需求是集成电路的属性以及所施加的电压的函数。因此，对于一个理想的特定操作电压，特定集成电路所消耗的功率针对传统技术下的该集成电路是基本固定的。

然而，有益地，根据本发明的实施方式，即使集成电路的操作电压保持为常量，也可以通过调整集成电路的阈值电压来调整集成电路的功率消耗。可以通过调整供给到在集成电路的有源半导体之下所布置的体偏置阱的体偏置电压，来调整阈值电压。尤其在例如老化工艺期间的低频率操作期间，调整集成电路的阈值电压可以改变(例如，增加或减少)集成电路的泄漏电流，该泄漏电流是集成电路的功率消耗的重要组分。

根据本发明的实施方式，可以通过控制该集成电路消耗的功率来控制待测试集成电路的结温。可以通过调整施加到集成电路的体偏置电压，而该体偏置电压又影响集成电路的泄漏电流，由此控制在固定操作电压下操作的集成电路所消耗的功率。

图3示出了根据本发明的实施方式的配置用于老化操作的集成电路器件的示例性配置300。该配置300包括多个待测试集成电路器件101、102、...、N。该集成电路典型地排列在印刷线路板310上，该线路板可以包括用于接纳待测试集成电路器件的插槽。因为理想的是在应变升温下操作待测试集成电路器件，因此典型地将线路板310放置于能够在例如150摄氏度的高温下进行温度调节(例如，通过增加或者除去热量)的温度室中。典型的老化室可以包括多个类似的线路板。

线路板310包括操作电压源340，其可以类似于操作电压源140。操作电压源340通过电流监测器301、302等向待测试集成电路器件101、102等提供电压和电流。示出操作电压源340在线路板310上。根据本发明的实施方式也非常适合于使这种组件位于测试环境内的其他位置。例如，经常使操作电压源340位于热室之外并且连接到线路板310上的连接器。

根据本发明的实施方式，测试控制器350比测试控制器150(图1)提供明显更多的功能。如将在下面更详细讨论的那样，测试控制器350被耦合到电压源、电流测量设备以及环境温度传感器，以便测量和控制有关待测试集成电路器件的功率消耗和温度的电参数。

理想地，测试控制器350位于线路板310上。然而，由于例如用于实现测试控制器350的设备的物理尺寸和/或性质的各种因素，根据本发明的实施方式也非常适合于使测试控制器350组件位于测试环境中的其他位置，例如使其位于耦合到线路板310的一个分离的线路板上，或者位于热室之外。例如，如果测试控制器350由一台工作站计算机实现，由于其尺寸和操作温度的限制，通常不可能将这样的工作站放置在热室中。

测试单元控制器可以与测试控制器350分开也可以不与测试控制器350分开，其典型地利用测试图案序列和/或测试命令来模拟待测试集成电路器件并且存取结果。根据本发明的实施方式也非常适合于广泛的多种测试单元控制器和测试方法，包括例如联合测试行动组(JTAG)边界扫描和阵列内置自测试(ABIST)。

应理解，电流监测器301测量供给到集成电路101的电流，以及电流监测器302测量供给到集成电路102的电流。每个电流测量值例如经由数字总线都被向回报告给测试控制器350。应理解，其它用于报告各个集成电路电流的布线配置也非常适合于根据本发明的实施方式。

测试控制器350还耦合到操作电压源340，这样测试控制器350就知道了施加到每个待测试集成电路的操作电压。通常，用于每个待测试集成电路的操作电压将是相同的。然而，根据本发明的实施方式也非常适合于针对待测试集成电路的多种操作电压。

每个待测试集成电路耦合到相关联的正和/或负体偏置电压源。例如，集成电路101耦合到正体偏置电压源321和负体偏置电压源331。类似地，集成电路102耦合到正体偏置电压源322和负体偏置电压源332。这些体偏置电压源又耦合到测试控制器350并被测试控制器350所控制。

利用供给到每个待测试集成电路的操作电压和电流的信息，测试控制器350能够确定由每个待测试集成电路所消耗的功率。环境温度传感器360向测试控制器350提供环境温度测量值。可以有多个与线路板310相关联的环境温度传感器。例如，每个线路板310一个环境温度传感器，为线路板310上的待测试集成电路提供了环境温度的良好近似。可选地，在线路板310上的每个待测试集成电路附近可以有一个与之关联的环境温度传感器。

有利地，通常测量环境温度比直接测量待测试集成电路的结温更简单而且便宜。基于成本约束、精度需求和对特定室内热差异的了解，可以调整所使用的环境温度传感器的数量。

利用每个待测试集成电路消耗的功率以及环境温度的信息，可以使用上述关系式1确定每个待测试集成电路的结温。如果计算出的结温不是理想结温，则测试控制器350可以调整每个待测试集成电路的正体偏置和/或负体偏置以增加或减少阈值电压，并因此改变泄漏电流和功率消耗，最终实现理想结温。

图4示出了根据本发明的实施方式减少老化测试期间的功率的计算机实现方法400的流程图。在方框410中，测量在测试工艺期间集成电路所消耗的功率。例如，可以测量针对集成电路的电流和电压。

在方框420中，测量与集成电路相关联的环境温度。与温度室的“设定点”相比，该环境温度应与集成电路更紧密地关联。例如，可以通过线路板上单一的环境温度传感器测量环境温度，该线路板例如图3中包括一排集成电路的线路板310。可选地，可以通过一个非常接近于集成电路的环境温度传感器来测量环境温度。

在方框430中，调整集成电路的体偏置电压以实现集成电路的理想结温。应理解，体偏置电压能够影响阈值电压，而阈值电压又影响作为集成电路功率消耗的重要组分的泄漏电流。通过对集成电路功率消耗进行调整(例如增加或者减少)，可以直接操纵集成电路的结温。结合集成电路的环境温度的信息，可以实现理想结温。

以这种新颖的方式，可以控制集成电路的结温，而不需直接测量集成电路的结温。通常，测量环境温度比直接测量集成电路的结温更简单而且便宜。此外，用于测量功率并控制低电流电压的系统相比于为大量集成电路创建独立热环境通常要更简单而且更便宜。作为有益结果，根据本发明的实施方式以相比常规实践要更低的成本、更低的复杂度以及更高的可靠性减少了老化期间的温度差异。

图5示出了根据本发明的实施方式用于确定集成电路的结温的计算机实现方法500的流程图。在方框510中，测量在紧邻集成电路的区域的环境温度。环境温度检测设备应与集成电路处于相同的热条件中。

在方框520中，测量集成电路所使用的电功率。典型地，通过测量供给到集成电路的电压和电流来执行这种测量。

在方框530中，例如从计算机存储器存取集成电路的热阻值。可以从封装设计信息中确定该热阻值，但典型地在集成电路的开发及其封装期间测量该热阻值。

在方框540中，确定集成电路的结温。例如，使用上述关系式1，利用功率、环境温度以及热阻，可以计算结温。

以这种新颖的方式，可以确定集成电路的结温而不用直接测量集成电路的结温。通常，测量环境温度比直接测量集成电路的结温更简单并且更便宜。此外，可以以直接的方式测量集成电路所使用的功率。有益地，根据本发明的实施方式以比常规技术下更便宜而且更简单的方式确定了集成电路的结温。

根据本发明的实施方式，如此描述了用于减少老化期间的温度差异的系统和方法。尽管本发明是以特定实施方式所描述的，但应理解本发明不应该被解释为限于这些实施方式，而应该解释为根据所附的权利要求书进行限定。