连续写入的目的端就绪协定

摘要

根据本发明的一实施例所提供的在处理器总线上执行连续写入操作的一种方法包含：通过一总线代理：检测一写入周期请求；在一先前写入周期的数据转换阶段的第一时钟周期或是一先前读取周期的数据转换阶段的第二时钟周期期间标示一时钟周期的目的端就绪信号以响应所述的写入周期；在所述的目的端就绪信号被标示的该时钟信号周期后续之后续时钟信号周期中标示响应信号；通过一处理器：在响应信号被标示的该时钟周期之后续时钟周期中针对写入周期标示一数据忙碌信号；以及在所述的数据忙碌信号被标示时标示欲于所述的写入周期中被写入的数据。

说明书

技术领域

本案要求下列的优先权：于2005年7月5日提交的美国临时申请案第60/697,063号；以及于2006年2月21日提交的美国正式申请案11/358,464号。

本发明有关于处理器数据总线，特别是有关于一种目的端就绪协定(target readiness protocol)的装置与方法以便于微处理器或类似装置执行连续写入操作至存储器。

背景技术

大部分微处理器的总线接口本质上皆大同小异。一双向地址总线(bidirectional address bus；本说明书中将称的为ADDR)用以提供存储器地址以执行操作。一双向地址选通信号(bidirectional address strobesignal；本说明书中将称的为ADS)用以表示所述的ADDR总线上地址的正确性信号。一双向数据总线(bidirectional data bus；本说明书中将称的为DATA)用以传输(transfer)数据。部分目前微处理器的结构可一次传输8个位组(即为公知的1个bit)的数据。目前具四倍频功能(quad-pumped)的数据总线如著名的PENTIUM4微处理器所使用者，在总线时钟信号(bus clock signal；本说明书中将的为BCLK)的每一周期中可传输4个Bit的数据，且于单次操作中最多可传输8个bit(64个位组)的数据以接受或传输整个64位组快取线(cacheline)至存储器中。一双向数据总线忙碌信号(bidirectional data bus busysignal；本说明书中将称的为DBSY)为在数据于所述的DATA总线上传输的任一时钟周期(除了最后一个以外)期间由正在提供数据的硬件(如微处理器或总线代理)标示信号。所述的正在提供数据的硬件通过标示所述的DBSY信号宣示取得所述的DATA总线的使用权。一数据就绪信号(data ready signal；本说明书中将称的为DRDY)为在数据于所述的DATA总线上传输的所有时钟周期期间由所述的正在提供数据的硬件，亦即所述的微处理器与总线代理其中之一标示信号。一目的端就绪信号(target ready signal；本说明书中将称的为TRDY)当一目的端元件(如芯篇组)请求一写入操作后，仅由该目的端元件标示信号。所述的TRDY信号的标示操作表示所述的目的端代理已预备好提供所述的写入操作所需的数据。此外，一响应总线(response bus；本说明书中将称的为RS)由所述的目标代理标示以指出已在所述的DATA总线上完成的响应操作的类型(如：无数据、一般数据、隐含的回写)。

一些处理器在同样的信号群组上多路传输地址与数据，以此提供控制信号以表示不论是数据或地址的呈现。其他微处理器利用各种的地址、数据总线带宽或控制信号的一来确定。相当重要且值得注意的是，所有处理器基本上通过总线代理提供通信信号，以表示数据总线已准备就绪，或是正处于忙碌状态，并接收总线代理的指示，以预备接收与写入操作相对应的数据。

因为联合写入(如写入联合，非寄存的)的数据是典型的庞大，所以无法充分利用数据总线的带宽是相当不利的，不论总线是否为四倍频的。由于数据总线在时钟速率上典型的操作多次较在处理器核心时钟上的操作为慢，所以用最佳效率执行联合写入至存储器是困难的。现今微处理器之中，无法有效利用总线带宽为一撤回标示TRDY信号的规则的必然结果，所述的TRDY信号在此被称为目的端就绪协定(TRP)规则。更重要地，因为根据TRP规则，不能撤回标示TRDY，直到已撤回标示DBSY的周期之后的周期，因此在四倍频的数据总线中的联合写入可只利用部分的总线带宽。DBSY与TRDY的交互作用(或类似的信号)为一实际的业界标准且适用于限制传送数据至存储器的流量。因为规则与TRDY相关，所以不可能使得现今写入数据的数据总线饱和。

发明内容

根据本发明的一实施例，本发明提供一种在一处理器与一处理器总线代理之间执行连续写入操作的方法，所述的方法包含：通过所述的总线代理：检测一写入周期请求；在一先前写入周期的数据转换阶段的第一时钟周期或是一先前读取周期的数据转换阶段的第二时钟周期期间标示一时钟周期的目的端就绪信号以响应所述的写入周期；在所述的目的端就绪信号被标示的该时钟周期之后续时钟周期中标示响应信号；通过所述的处理器：在所述的响应信号被标示的该时钟周期之后续时钟周期中针对所述的写入周期标示一数据忙碌信号；以及在所述的数据忙碌信号被标示时标示欲于所述写入周期中被写入的数据。

所述的方法还可以包含：通过所述的总线代理：检测针对多个连续写入周期的每一个的请求；在一先前连续写入周期的数据转换阶段的第一时钟周期期间标示一时钟周期的目的端就绪信号以个别响应所述的多个连续写入周期；在所述的目的端就绪信号被标示的该时钟周期之后续时钟周期中标示响应信号以个别响应所述的多个连续写入周期；通过所述的处理器：在所述的响应信号被标示的该时钟周期之后续时钟周期中个别针对所述的多个连续写入周期标示一数据忙碌信号；以及通过所述的处理器在所述的当数据忙碌信号被标示时标示欲于个别所述的多个连续写入周期中被写入的数据。

所述的方法还可以包含：检测至少一地址选通信号以及闩锁一用以指出数据存储位置的地址。

所述的方法还可以包含：同时标示所述的目的端就绪信号与数据忙碌信号。

所述的方法还可以包含：在针对所述的写入周期的所述的数据忙碌信号被标示之后，通过处理器进行该数据忙碌信号的撤回标示(deassertion)工作。

所述的方法还可以包含：标示响应信号以指出针对所述的写入周期的响应操作的类型。

所述的方法还可以包含：在处理器总线的一数据区域上标示数据。

所述的方法还可以包含：在标示所述的写入周期所欲写入的数据的同时标示一数据预备信号。

根据本发明的一实施例所提供的处理器包含一控制总线接口、一数据总线接口与一地址总线接口。控制总线接口用以标示一写入周期的一需求、检测写入周期的一目的端就绪信号的标示、在目的端就绪信号的标示之后的一时钟周期，检测响应信号的标示，以及在响应信号的标示之后的一时钟周期，标示一数据忙碌信号。当已标示数据忙碌信号时，数据总线接口提供写入的数据。当已标示写入周期的需求时，地址总线接口提供一地址。

控制总线接口还可以包含一地址选通接口，地址选通接口用以提供写入周期的需求。控制总线接口可包含一数据忙碌接口，在写入周期期间，数据忙碌接口用以推断数据忙碌信号的撤回标示。

控制总线接口还可以包含一目的端就绪接口，在先前写入周期的数据转换阶段的第一时钟周期期间，或在先前读取周期的数据转换阶段的第二时钟周期期间，所述的目的端就绪接口用以检测写入周期的目的端就绪信号。

控制总线接口还可以包含一响应接口，在目的端就绪信号的标示之后，所述的响应接口用以检测响应信号的标示。

控制总线接口还可以包含一数据预备接口，所述的数据预备接口用以标示数据预备信号以表示已标示写入周期的数据。

根据本发明的一实施例提供的处理器总线系统包含一处理器总线、一处理器与一总线代理。处理器总线包含一地址部、一数据部与一控制部。处理器包含一数据总线接口，一控制总线接口与一地址接口。处理器的控制总线接口用以标示一地址选通以开始在处理器总线上的一写入周期、检测在处理器总线上的一目的端就绪信号、检测在处理器总线上的响应信号的标示，以表示写入周期，以及在响应信号的标示之后的一时钟周期，标示在处理器总线上的一数据忙碌信号。当已标示地址选通时，处理器的地址总线接口根据处理器总线上的写入周期标示一地址。当已标示数据忙碌信号时，数据忙碌接口标示处理器总线上的数据。

处理器总线系统中的总线代理包含一控制总线接口、一地址总线接口与一数据总线接口。总线代理中的控制总线接口用以检测地址选通、在先前写入周期中的数据转换阶段的第一时钟周期里的一时钟周期期间，或在处理器总线上的先前读取周期中的数据转换阶段的第二时钟周期期间，标示写入周期的目的端就绪信号，以及在已标示所述的目的端就绪信号之后的一时钟周期中标示响应信号。总线代理的地址总线接口根据处理器总线上的写入周期闩锁地址。总线代理的数据总线接口接收写入周期的数据。

总线代理的控制总线接口还可以包含一地址选通接口、一数据忙碌接口、一目的端就绪接口与(或)一数据预备接口。在连续写入周期期间，数据忙碌接口推断数据忙碌信号的标示。处理器的控制总线接口可包含一数据预备接口，数据预备接口用以标示处理器总线上的一数据预备信号，数据预备信号与在写入周期中，处理器总线上所标示的数据同时发生。

附图说明

下列的描述与附图将使本发明的优势、特点与优点更容易了解：

图1为一传统微处理器接口系统的一简化方块图；

图2为通过信号互动关系所描述的一时间曲线图，信号互动关系的描述关于图1的传统微处理器接口系统，图1的传统微处理器接口系统用以表示三个写入操作W1、W2与W3之后执行一读取操作R1；

图3为一示范微处理器接口系统的一简化方块图，微处理器接口系统根据本发明的一实施例以执行；

以及

图4为通过信号互动关系所描述的一时间曲线图，信号互动关系的描述为关于图3的微处理器接口系统，图3的微处理器接口系统用以表示根据本发明的一示范实施例的三个写入操作W1-W3之后执行一读取操作R1。

主要元件符号说明

100    传统微处理器接口系统

101    微处理器

103    总线代理

105    处理器总线

300    微处理器接口系统

301    微处理器

303    总线代理

310    地址总线接口

311    数据总线接口

312    控制接口

313    ADS接口

314    DBSY接口

315    TRDY接口

316    DRDY接口

317    RS接口

320    地址总线接口

321    数据总线接口

322    控制接口

323    ADS面

324    DBSY接口

325    TRDY接口

326    DRDY接口

327    RS接口

具体实施方式

以下关于本发明的叙述用以令本领域的技术人员可据以制造并使用本发明。应注意者为，以下所详述的实施方法仅为本发明的较佳实施例，而本发明本身则可有其他的实施方法，熟知此领域者亦可了解本发明其他的修正与改进。因此，以下所详述的实施方法以及图中所示不应用以限制本发明的范围，其仅为本发明的部分实施例而非用以限制本发明的精神与范围。

本发明的发明人基于了解不论具有四倍频的功能与否，未能充分利用微处理器的处理器总线带宽为现有技术上的缺陷，因而公开本发明。本发明的发明人并了解由于(since)现有技术中处理器总线的执行时钟速率远较处理器核心者为慢，因此，能够以最佳效率结合两者以联合写入数据至存储器，为突破现有效能瓶颈的一关键技术。本发明的发明人认为无法有效利用带宽是由于针对撤回标示TRDY信号的TRP规则(TRP rules)所造成，并因此使得总线的数据区域难以完全被填充以欲写入数据。因此，本发明的发明人公开一机制(mechanism)以便于在联合写入期间令四倍频微处理器带宽得以被完全利用；所述的机制包含一目的端就绪协定装置与一方法以赋予微处理器或类似装置执行连续写入存储器的功能。本发明所公开的技术将通过以下图1至图4加以说明。

参阅图1所示，其为一传统微处理器接口系统100的简化方块图。所述的微处理器接口系统100包含一微处理器101，以及与一处理器总线105耦合的一总线代理103。所述的总线代理103仅为一图示，其可代表任何了解此领域技艺者所熟知的总线代理如存储器调节器(memory controller)、主机/PCI(Peripheral Component Interconnect；周边设备相互联系)桥等。所述的处理器总线105包含执行数据操作(data transaction)信号，所述的处理器总线105包含一双向地址总线ADDR、一双向数据总线DATA与复合控制信号。虽然地址与数据总线可视其外部配置与内部结构的不同而具有任意适合的信号量已为公知的技术，然如图所示，在本实施例中所述的ADDR总线具有36个信号并以ADDR[35:0]表示，且所述的DATA总线具有64个信号并以DATA[63:0]表示。所述的控制信号包含一总线时钟信号BCLK、一双向地址选通信号ADS(用以指出在所述的ADDR总线上的地址的有效性)、一双向数据总线忙碌信号DBSY(由在所述的DATA总线上提供数据的硬件标示)、一数据预备信号DRDY(由任一个提供数据的元件于数据在所述的DATA总线上传输的所有时钟周期期间标示)、一目的端就绪信号TRDY(仅由请求写入操作的目的端元件标示)，以及一响应总线RS；其中，所述的响应总线RS用以提供在所述的DATA总线上所完成的响应操作的类型。如图所示，本实施例中，所述的RS总线具有3个信号并以RS[2:0]表示，并据以指出最多8种不同的操作类型。

参阅图2所示，其为一时间曲线图以说明当所述的微处理器介面系统100依序执行一个读取操作R1以及三个写入操作W1、W2与W3时，所述的各信号的互动关系。信号图中所示为所述的BCLK信号、ADS信号、TRDY信号、DBSY信号与DRDY信号，以及所述的RS与DATA信号对时间的变化。为清楚表达，所述的ADDR总线并未被示出，且应注意者为，针对个别操作R1与W1至W3，地址(亦即请求A与请求B的信息包)在所对应的所述地址选通ADS信号被标示期间会被提供至所述的ADDR总线中。所述的微处理器101可提供地址且所述的总线代理103可在检测到所述的ADS信号后立即闩锁该地址。如图所示，为清楚表达，所述的控制信号被标示为一逻辑低电平(a logic low level)，然而如本领域的技术人员所可了解，其亦可被标示为一逻辑高电平(a logic high level)。当被使用于x86相容的微处理器中时，所述的各操作以及相关信号的操作信号在许多文献中皆有描述，其中包含Tom Shanley所著的”Pentium Pro andPentium II System Architecture 2nd  Edition”，以及美国专利应用刊物2001/0037421A1，该刊物并于2001年11月1日以“Enhanced Highly PipelinedBus Architecture”为名出版。所述的文献在此仅举例做为参考之用。

BCLK时钟周期信号的周期显示于，与周期数量相关的时间曲线图顶点与信号状态转换时期的交会处，所述的信号有关于与周期数量相对应的描述。在周期1、3、5与7期间，ADS通过微处理器101标示(与需求A/B数据包在一起，此一需求A/B数据包由ADDR总线所提供)，以要求在三个写入操作W1-W3之后的一读取操作R1。简单地说，时间延迟即是驳回，而紧接在图示信号转换之后的周期期间，实际信号转换的发生是可推断的。例如，ADS信号的下降边缘开始W1写入操作，W1写入操作发生于BLCK信号的上升边缘，BLCK信号于时钟周期2与3之间，时钟周期2与3实际发生在相对较短的时间延迟之后的时钟周期3期间。如同W1-W3般的许多写入操作典型地执行写入至存储器，写入结合缓冲存储器与类似装置。在周期6期间，总线代理103标示DBSY，因此获得处理器总线105的所有权。再者，在周期6-7期间，总线代理标示DRDY与转换所述的读取数据至DATA总线上的微处理器101。在周期6期间，操作的类型通过RS总线提供。在周期7期间，总线代理103标示DBSY，DBSY用以允许其他的总线代理或仪器取得处理器总线105的所有权。在周期6期间，总线代理103标示TRDY信号，周期6用以表示其预备接受写入数据，写入数据用以联合写入周期W1，W1通过微处理器101表示。在周期8期间，总线代理103撤回标示DRDY，以此表示读取操作R1的结束。

TRP规则包含一基本规则，即为不能撤回标示TRDY，直到总线代理103确认已撤回标示DBSY的周期之后的周期。在写入操作的例子中，由于总线代理103本身即是撤回标示DBSY的硬件，在之后的周期中，其亦可撤回标示TRDY。但是如果微处理器101(或另一个总线代理)正在控制DBSY的状态(如同一写入操作的例子)，随即总线代理103必须拥有TRDY，TRDY标示自撤回标示DBSY的取样周期期间，亦在通过微处理器101撤回标示DBSY之后的周期中。因此，在周期6期间，总线代理103标示TRDY以表示其已为写入操作W1做好准备，以及因为总线代理103在周期7期间撤回标示DBSY，其亦可在周期8期间撤回标示TRDY。但在周期9与10期间，微处理器101掌管DBSY与TRDY以完成写入操作W1。而由于在周期10中，微处理器101撤回标示DBSY，总线代理103必须等待至周期11，取样已撤回标示的DBSY，并且自此不能撤回标示TRDY直到周期12。因为此一限制，没有办法充分利用处理器总线105的带宽。先前的撤回标示必须取样目前的DBSY以撤回标示TRDY。

由于数据总线在时钟速率上典型地操作多次较在微处理器核心时钟上的操作为慢，以最佳效能执行联合写入至存储器是困难的。因为数据结合联合写入(例如写入联合，非寄存)是典型的庞大，所以无法充分利用一数据总线的带宽是不利的，不论此总线是否为四倍频的。目前微处理器没有效率的利用总线带宽，所述规则的必然结果，此一规则根据所述的TRP规则以撤回标示TRDY，导致只能利用部分的总线带宽。DBSY与TRDY的交互作用(或类似信号)一实际的业界标准且适用于限制传数据至存储器的流量，导致要使伴随写入数据的现今数据总线饱和是不可能的。

根据本发明的一系统与一方法，用以提供一改良的目的端就绪协定，此一目的端就绪协定用以允许接连地写入存储器。在发明内容中，根据本发明的一实施例减低DBSY与TRDY之间的关系。在一实施例中，TRDY为一个周期的脉冲，用以表示写入数据已准备就绪，以及如同先前数据转换的数据阶段的第一时钟般的初期，即可标示TRDY。DATA的驱动仍然依靠DBSY的离弃，但是撤回标示为取样或推断其中之一。在撤回标示信号的同一周期期间，为了一读取操作，提供读取数据的总线代理可推断DBSY的撤回标示。因此，总线代理不用等待，直到取样已撤回标示信号之后的周期。再者，在TRDY标示之后的一周期，提供RS以允许接受TRDY之后续周期，而在先前数据阶段的最后转换的前并不提供。根据本发明的一实施例所实施的微处理器接口系统，微处理器接口系统提供的装置及方法用以决定与执行TRDY与DBSY的标示与撤回标示，因此，允许写入产生处理器总线的紧接状况。

图3为一简化方块图，一示范的微处理器接口系统根据本发明的一实施例执行。处理器总线105包含同样的总线信号，除了显示在根据地址的不同层级以外，所述的地址为数据与控制部分。总线信号本质上以类似的方法运作，除了相对于DBSY的TRDY的运作，并将于下列叙述中详细描述。微处理器101以微处理器301替代，所述的微处理器301包含一地址总线接口310、一数据总线接口311与一控制接口312。控制接口312还包含一ADS接口313用以作为ADS信号的接口、一DBSY接口314用以作为DBSY信号的接口、一TRDY接口315用以作为TRDY信号的接口、一DRDY接口316用以作为DRDY信号的接口以及一RS接口317用以作为RS信号的接口。接口310-312与微处理器301相结合，以及接口313-317与控制接口312相结合以共同地使连续写入成为可能的，此一连续写入在四倍频的总线内部结构的处理器总线上执行。在此需注意微处理器101包含类似接口但其根据传统TRP规则执行，因此无法执行连续写入。总线代理103由总线代理303取代，此一总线代理303包含一地址总线接口320、一数据总线接口321以及一控制接口322。此一控制接口322还包含一ADS面323用以作为ADS信号的接口、一DBSY接口324用以作为DBSY信号的接口、一TRDY接口325用以作为TRDY的接口、一DRDY接口326用以作为DRDY信号的接口以及RS接口327用以作为RS信号的接口。接口320-322与总线代理303相连接，以及接口323-327与控制接口322相连接，以共同地使连续写入为可能的，此一连续写入在四倍频总线内部结构中处理器总线105上执行。在此需注意的，总线代理103可包含类似的总线，但其根据传统的TRP规则执行，因此无法执行连续写入。

在本实施例针就微处理器301的描述中，接口313标示ADS信号以开始在处理器总线105上的一写入周期，以及ADDR接口同时地标示在ADDR总线上的一对应的地址。TRDY接口315监控TRDY信号以响应写入周期的需求。在标示TRDY信号以表示写入周期的时钟周期之后的时钟周期期间，RS接口327标示在RS总线上的信号。在标示RS的时钟周期之后的时钟周期期间，DRDY接口316标示DRDY信号。在标示RS总线信号的时钟周期之后的时钟周期的一时钟周期期间，DBSY接口标示DBSY信号。在标示RS总线信号的时钟周期之后的时钟周期的一时钟周期期间，DBSY接口314标示DBSY信号。在数据总线上的写入周期期间，数据总线接口311随着DRDY信号的标示而同时标示。在连续写入周期期间，由于微处理器301的DBSY接口314为标示DBSY信号的硬件，微处理器301的控制接口312推断DBSY信号的标示。在DBSY信号标示之后之后续时钟周期中，所述方法的微处理器301可标示DATA总线上的数据，所述的DBSY信号不必对已在DATA总线上撤回标示的DBSY信号取样。

根据本实施例，由于总线代理301，ADS接口323通过ADS信号检测写入周期的需求。在一先前数据转换周期的一数据阶段期间，数据忙碌接口324检测DBSY信号的标示。在一先前写入周期的一数据阶段的一第一时钟周期期间，或在一先前读取周期的一第二时钟周期期间的一时钟周期中，TRDY接口325标示TRDY信号以响应写入周期的需求。在读取与写入周期之间，读取周期的额外时钟延迟允许在处理器总线105上的迂回(switch-back)。由于TRDY信号可如同先前数据转换的数据阶段的第一周期般的初期标示，如果先前的数据转换是一读取周期，TRDY可随着所有的连续写入周期中的DBSY信号同时标示，除了在第一写入周期以外。如果先前的数据转换是一读取周期，于是在先前读取周期的数据阶段的第二周期期间标示TRDY信号。RS接口317检测RS总线上信号的标示，以表示写入周期的数据转换阶段。DRDY接口326检测DRDY信号的标示，以表示数据在DATA总线上是有效的。DATA总线接口321撷取数据，以此响应已标示的DRDY信号。

根据本发明的一示范实施例，图4为一时间曲线图，用以表示信号的互动关系，此一信号通过微处理器接口系统300所叙述，微处理器接口系统300用以执行三个写入操作W1-W3之后的一读取操作R1。如图4所示，与RS以及DATA总线在一起的BCLK、ADS、TRDY、DBSY与DRDY信号与时间相对绘制而成。再者，为了更清楚的表达，ADDR并未被标示，而重要的是，在地址选通ADS的标示期间，为了R1与W1-W3的个别操作，地址(如需求A与需求B的信息包)由ADDR总线所提供。微处理器301提供地址，以及总线代理303根据ADS信号的检测以闩锁地址。亦为了更清楚的表达，控制信号用以标示如同低电平逻辑般的标示，尽管在此一领域的熟知技艺者了解所述的标示还不如通过一高电平电脑逻辑所表示。

此外，总线时钟BCLK的周期用以表示时间曲线图顶点的交会。如同操作所描述的传统微处理器接口系统100，像在图2的周期1、3、5与7期间的时间曲线途中所展示一般(与ADDR总线上提供的需求A/B数据包在一起)，通过ADS接口313标示ADS信号，以在同一方法中要求三个写入操作W1-W3之后的一读取操作R1。在周期6期间，总线代理103的DBSY接口324标示DBSY，因此在读取周期R时获取处理器总线105的所有权。此外，在周期6-7期间，总线代理303的DRDY接口326标示DRDY，以及DATA总线接口321转换读取数据至DATA总线上的微处理器301。同样地在周期6期间，通过RS接口327提供RS总线上的操作类型。

如同以上所述，TRDY信号为一周期脉冲，周期脉冲用以表示写入数据已准备就绪，以及在本实施例中与先前数据转换的数据阶段中的第一时钟，或是在一先前读取周期中的数据阶段的第二时钟般初期的标示。表示准备就绪用以接受写入数据，写入数据与W1相关连，在周期7期间，总线代理303的TRDY接口325标示TRDY，由于在周期7期间，此一硬件撤回标示DBSY，并在同一周期期间，推断DBSY的撤回标示。因为TRDY的标示依据本发明的一实施例的一周期，所以在周期8期间撤回标示TRDY。亦在周期8期间，撤回标示DRDY，以此表示全部的读取操作R1。

与传统的TRP规则对照之下，在标示本发明的一实施例的规则之后之后续时钟周期中，此一规则立即允许TRDY的标示。因此，在TRDY的撤回标示之后的时钟周期中，允许开始接续的写入操作，以及支持新的特征，在撤回标示TRDY的同一周期期间，即是TRDY标示之后的一周期，RS总线提供操作类型。因此，总线代理303的TRDY接口325标示TRDY以表示在周期7中W1已准备就绪。以及由于TRDY的标示为一周期，所以RS总线上W1的响应自周期8开始，以及在DATA总线接口311与321之间的周期9与10期间，转换W1的数据。更进一步地，注意当在周期10通过DBSY接口314撤回标示DBSY时，同时也撤回标示TRDY。自从在周期9与10中微处理器301的DBSY接口314控制DBSY信号，周期10中的DBSY信号的撤回标示通过控制接口312所推断。因此，控制接口312的DBSY接口314不必对已撤回标示的DBSY信号作取样，以致于数据接口311可开始标示后续时钟周期11中W2的数据。在周期11-12期间，W2的数据开始转换，并随着在周期10期间所提供的W2的响应数据，周期10为W2的TRDY标示之后的一周期。同样地，在周期12期间，DBSY与TRDY的撤回标示在周期13与14期间(未展示)，允许W3数据的转换。再者，微处理器301推断在周期12中DBSY信号的撤回标示，以此以在后续周期13中能够提早数据的转换。

根据本发明的一实施例，三个连接的写入W1-W3在周期9-14期间所执行，因此可使处理器总线105充分地饱和。降低TRDY与DBSY之间的关系，因此允许通过写入数据使处理器总线105充分地饱和，处理器总线105比传统微处理器接口系统100改善33％，此一微处理器接口系统根据传统TRP规则所操作。

虽然本发明由考虑周详的细节所描述，此一细节涉及明确的、更好的说法，其他的说法及变化仍是可能的与预期的。例如，本发明亦预期其他机制可使总线上的写入操作达到最高速率。一个如此的机制利用两个TRDY信号。随着两个TRDY信号，已标示的两个TRDY信号的一用以指示目标准备就绪。如此可避免单一TRDY信号的撤回标示所导致的延迟。最后，本领域的技术人员可判别，他们可立即使用此一以公开的观念以及具体的实施例，此具体的实施例建构于设计或修改其他结构的基础上，以完成与本发明相同的目的，且并不违背由附属的权利申请所定义的发明精神与范围。