错误检测并校正全速运行的代码模式的高频电路和方法

摘要

提供了一种用于生成代码模式的错误检测状态并且进行校正的方法、设备和计算机程序。通常，在低带宽工作环境中全速测试dI/dt电路是困难的。然而，可以采用周期性地检测dI/dt电路的功能以表明成功或者失败的电路。当检测到错误时，所述电路允许错误代码被替换为正确的代码。使用此电路，可以更加容易实现在低带宽工作环境中全速测试dI/dt电路。

说明书

技术领域

本发明总体上涉及错误检测，更具体来讲，涉及用于全速的代码模式的错误检测模式。

背景技术

随着微处理器操作频率的增大，由此导致的功率耗损也成为实现大型高性能系统的主要瓶颈。因此，用于处理大功率损耗所需要的插件(package)和冷却成本占据总体芯片成本的绝大部分。对于低功率移动系统来说，电池寿命与芯片的功率耗损直接相关。因此，应该设法增大电池的贮藏期限。实现它的一种方式是通过时钟选通(gating)来完成，其中对无源电路块的时钟输入在频率方面得以降低或者完全不用。

然而，按比例减小时钟频率的过程引入了额外的问题。图1示出了具有电源、印刷电路板(PCB)、插件和芯片的电子系统的简图。电源在PCB末端供给。所述芯片需要利用未受瞬态电流消耗影响的稳定电源来交互。由于在芯片处的任何瞬态电源电压波动会占据大部分所期望的电源，所以随着操作电源被减少，稳定的电源变得非常关键。为了减少瞬态电流感生电源作用，人们通常最小化串联电感和电阻，同时在VDD和GND之间添加较大的去耦电容。当dI/dt非常大时，由串联电感引起的瞬态电源电压摆动会变得非常大。因此，当在各种操作模式之间切换所述芯片时，减少dI/dt是必不可少的。

对于移位寄存器来说，串行和并行方式之间的变换具有固有风险。大部分风险发生在从并行方式变换到串行方式的期间。在这种条件下，如果所述时钟频率较大，那么在移位寄存器中锁存于“位n”的锁存器上的错误状态的风险很高。因为采用移位寄存器来屏蔽(mask)锁相环(PLL)时钟信号以便生成较低频率时钟，因此必不可少的是，能够加载并行的位并且以全速观察移位寄存器的串行输出，以便确保移位寄存器包含正确的代码。

因此，需要一种能够在低带宽工作环境中进行dI/dt电路的全速测试的电路。

发明内容

本发明提供了一种用于生成以全速运行的代码模式的错误检测状态并且进行校正的方法、设备和计算机程序。基于模式输入，生成多个阴影寄存器(shadow register)输出。然而，存在两种不同的操作模式来确定错误检测状态信号：串行的和并行的。因此，对于移位寄存器来说，选择一种模式。一旦进行了选择，就基于多个阴影寄存器输出来生成移位寄存器输出。然后根据多个移位寄存器输出来生成错误检测状态信号。

附图说明

为了更彻底地理解本发明及其优点，现在将结合附图进行以下的描述，其中：

图1示意性地描述了电源、插件、印刷电路板(pcb)和芯片，其中部分由于插件和PCB中存在寄生串联电感和电阻，因此，由芯片引起的任何瞬态电流都会引起在VDD_CHIP和GND_CHIP处的瞬态电压摆动；

图2举例说明了用于在循环移位的串行方式和移位的并行方式之间进行切换的电路；

图3举例说明了用于把控制位输入到另一逻辑元件中的电路；

图4比较详细地举例说明了图3的某些输出逻辑；并且

图5举例说明了在图4的延迟元件前后生成的第一和第二时钟周期。

具体实施方式

在随后的论述中，提出了很多具体细节，以便提供对本发明的彻底了解。然而，本领域技术人员将会意识到本发明可以在没有这种具体细节的情况下实施。在其他情况下，众所周知的元件仅以示意图或者框图的形式进行了举例说明，以便不会因不必要的细节而模糊本发明。另外，在很大程度上，涉及网络通信、电磁信号发送技术等的细节被省略了，这是因为认为这种细节不是获得对本发明的完整理解所必需的，并且认为这种细节包括在本领域普通技术人员的理解范围内。

应进一步注意的是，除非指明，否则此处所述的所有功能都可以依照硬件或软件或者其某些组合来实现。然而，在优选的实施例中，所述功能由诸如计算机或者电子数据处理器之类的处理器根据诸如计算机程序代码的代码或软件来执行，或者由被编码用来执行这种功能的集成电路来执行。

转向图1，举例说明了电路100，其中在改变芯片180的操作频率的一瞬间发生明显的功率急冲(surge)。电源110耦合至电阻(“R”)112和R 116。所述R 112耦合至电感器(“L”)116，而R 116耦合至L 118。在所述L 116和L 118之间耦合电容(“C”)120。所述L 116耦合至R 122，而L 118耦合至R 126。

所述R 122耦合至L 124，而R 126耦合至L 128。在L 124和L128之间耦合C 130。在所述电路两端重复有串联的交替电阻、电感器和电容，并且它们耦合至R 152和R 156。

所述R 152耦合至L 158，而R 156耦合至L 159。在L 158和L159之间耦合C 160。R 162耦合至L 164，而R 166耦合至L 168。在L 164和L 168之间耦合C 170。芯片180耦合至L 164和L 168。在图1中，当芯片180从一个时钟频率改变为第二个时钟频率时，在系统100中会出现严重的波动，由此在图1的各种无源器件内产生电流急冲。

图2的电路200用于这样的电路，该电路用于输入将以并行方式加载到移位寄存器上的代码模式序列。一旦完成所述加载过程，移位寄存器就变成串行方式，并且依照循环复用(round robin)的方式来运行所述模式。然后，把移位寄存器的输出用于屏蔽高频时钟的特定脉冲，由此实现所期望的分频。

在电路200中，D型触发器(DFF)210的输出信号由控制N开关220来控制。所述DFF 210允许输入串行信号，其具有循环复用的1和0。所述控制N开关220选择将从外部加载的循环复用脉冲或者并行输入位。所选的位被加载到DFF 230中。

然而，在并行和串行方式之间移动移位寄存器(未示出)的过程具有其固有风险。所述控制N开关220具有两个控制输入。一个是时钟信号(CLK)，而另一个是用于告知系统依照串行(循环复用)还是并行方式进行操作的控制信号。所述控制N开关220然后接收这些信号，并且依照同步的方式启动/禁止移位寄存器的并行和串行路径。

在此过程中发生故障的一个主要的风险发生在从并行变换到串行方式期间。在此方式期间，如果时钟频率较大，那么存在错误状态锁存在移位寄存器中的‘位n’的触发器(FF)/锁存器210、220上的高风险。

例如，在并行操作方式期间，图2中的路径A被选择而路径B被禁止。当禁止并行方式而启动串行方式时，路径A被禁止而同时路径B被启动。在此变换时段期间，作为移位寄存器的‘位n’的输入的节点1能够发现其自身处于没有被明确定义的状态中。

假定位n的DFF/锁存器230的采样/保持时间为Tsh。为了便于说明，假定信号从在图2中的节点2到达节点1所花费的时间为Tb。因此，在节点1明确定义的状态锁存到不期望的状态上的概率随着Tb和Tsh的数值变得相当而增加了。

因为移位寄存器可用来屏蔽PLL时钟信号以便生成低频时钟，因此，在一个实施例中，以全速度在移位寄存器的串行(循环复用)输出中加载并且观察并行位，以便确保移位寄存器包含正确的代码。

现在转向图3的电路300，举例说明了一种能够用来为电路300或者某些其它这种分频电路的正确操作进行代码模式的片上(on-chip)错误检测和校正。通常，电路300周期性地检测屏蔽电路的功能，然后输出表明成功或者失败的高或者低逻辑值。对于n位dI/dt简化电路来说，电路300每n个周期检验适当的功能。如果检测到错误，那么此错误信号还进一步用于自动地以正确的代码来替代错误的代码。

在电路300中，存在两个移位寄存器：串行/并行移位寄存器320和阴影寄存器(shadow register)310。把阴影寄存器310的输出耦合至串行/并行移位寄存器320。当处于耦合的或(OR)门325的节点PARALLEL/SERIAL SELECT(并行/串行选择)处于并行方式时，所述串行/并行移位寄存器320将依照并行方式接收数据。所述或门325具有耦合至第一输入端的并行/串行选择，以及耦合至第二输入端的反向OUT(输出)信号。如果并行/串行选择值或者反向OUT信号的任何一个是正值，那么串行/并行移位寄存器320被命令从阴影寄存器310加载位序列。

当选择器325处于串行方式时，所述串行/并行移位寄存器320将开始依照循环复用方式移动其位。通过耦合的阴影寄存器310的输出端来提供到串行/并行移位寄存器320的并行输入。所述阴影寄存器310根据外部输入获取其值，并且保存这些值，直到‘加载’信号声明把一组新值加载到阴影寄存器310中为止。

阴影寄存器310的这些输出端A、B...至N的每个都耦合至其自身对应的比较器332至338的输入端。此外，寄存器320的每个输出端也耦合到其自身对应的比较器332至338中。在电路300中，把在阴影寄存器310中存储的值与串行/并行移位寄存器320的循环输出进行比较，以便帮助确定在用于屏蔽频率脉冲的dI/dt简化电路中的位的有效性。这种比较应该每n个周期就变为正的一次。

所述比较器332至338耦合至AND门340的输入端。所述比较是使用n个比较器332至338以及AND门340来执行的。如果串行/并行移位寄存器320中的值等于存储在阴影寄存器310中的值，那么每“n”个CLK周期，在节点Q、即所述AND门340的输出端，将存在一个脉冲。然后，Q正脉冲的出现或者缺少可用于正确地对耦合至AND门340的输出端的输出电路350进行编程，以使得节点OUT将显示用于表明阴影寄存器310和串行/并行移位寄存器320都同意的逻辑值。

然而，如果每“n”个CLK周期，AND门340的节点Q没有产生脉冲，那么耦合至AND门340的输出电路350将显示用于表明不正确状态的逻辑值。表明错误情况的处于节点OUT处的数字输出因此能被用来在必要时采取校正动作。

耦合至输出电路350的输入端的是时钟除法器/发生器电路360。所述时钟除法器/发生器电路360每“n”个时钟信号生成时钟脉冲一次，就像移位寄存器320每时钟周期循环一位那样。因此，依照输入这些位的顺序来把正确的位加载到寄存器320的节点A-N中的时候，相对应地，所述输出电路350每“n”个时钟信号生成错误/无错误信号一次。

在电路300中，如果OUT是表明错误的低信号，那么这将在串行/并行移位寄存器320的耦合的串行/并行输入端产生反极性脉冲。在此实施例中，在所述脉冲持续时间内，所述串行/并行移位寄存器320将处于并行方式。已经被存储在阴影寄存器310中的当前代码模式于是被重新加载到串行/并行移位寄存器320中，并且所述周期继续。

现在转向图4，举例说明了输出电路350的一个电路实现方式。依照主从方式把第一D触发器(DFF)410的输出端耦合至第二触发器(DFF)420的输入端。所述主DFF 410是通过节点Q处、即AND 340的输出端的脉冲被触发的。图3的时钟除法器/发生器电路360将每n个CLK周期生成用于启动DFF 420的“慢时钟”的脉冲。有意地把此时钟(图3和4中称为‘慢时钟’)相对于期望在节点Q处的理想信号进行移相。这样做防止主DFF 410和从属DFF 420之间的竞争情况，并且防止错误地重置主DFF 410。

假定节点Q处的高逻辑状态对应于串行/并行移位寄存器320和阴影寄存器310中的值相等的状态。对应于图3中节点Q的节点Q处的脉冲将启动主DFF 410。节点X、即DFF 410的输出端将随后变为高(Vdd)，这是因为它是输入到DFF 410中的值。在一定的持续时间之后，当SLOW CLOCK(慢时钟)也为高时，节点OUT将获得节点X的值。也就是说，它变为高。在一定的延迟T之后，主DFF 410被重置以便节点X然后变为低。节点OUT将保持其值达N个CLK周期之久，直到下一SLOW CLK(慢时钟)脉冲到达为止。应注意的是，只要在所选时钟周期内所述串行/并行移位寄存器320和阴影寄存器310中的值相等，节点OUT就将永久地保持在高逻辑状态。

在电路400中，还有用于引入等于T的延迟的延迟元件430。把延迟元件430的输入端耦合至从DFF 420的输出端。延迟430的输出端将重置主DFF 410。一旦DFF 420的输出端为高，并且在给定的延迟(T)之后，所述DFF 410就被重置，并且节点X处的值再次为零。在不重置的情况下，即使Q为低，所述DFF 410也将始终给出高值，这是因为VDD输入端始终为高。以这种方式，所述DFF 410电路输出端可以实现重置。

现在转向图5，举例说明了节点Q处的信号的典型时序图的某些例子(假定串行/并行移位寄存器320和阴影寄存器310中的值相等)，并且示出了慢时钟。假定阴影寄存器310和并行寄存器320之间加载的位没有失配，那么在脉冲520和相移后的慢时钟输出540中举例说明了典型的Q输出。

通常，所述电路300能够测试以非常高的频率运行的循环复用类型电路中的代码模式的有效性(并且必要时进行校正)。当芯片正以全速运行时，所述电路300能够检测并且校正芯片上的错误。

应该理解的是，本发明可以采取多种形式和实施例。据此，在不脱离本发明的精神或者范围的情况下可以依照上述内容做出多种变化。此处略述的能力允许有各种程序设计模型的可能性。不应该把此公开内容作为建议任何特定程序设计模型来阅读，而是涉及可以在其上构建这些程序设计模型的底层机制。

由此，已经参考其优选实施例描述了本发明，但应注意的是，所公开的实施例是示例性的，而不是限制性的，并且依照先前的公开内容可以设想出更宽范围的变化、修改、改变和替换，并且在某些情况下，本发明的某些特征可以在不对应使用另一个特征的情况下被采用。基于对先前优选实施例的描述的回顾，本领域技术人员会认为许多这种变化和修改都是合乎需要的。据此，应理解的是，应该广泛地解释所附权利要求书并且在某种意义上其与本发明的范围一致。