半导体存储器件及其布设信号和电源线的方法

摘要

本发明涉及一种使用例如同步动态随机存取存储器(SDRAM)电路的方法和利用该方法形成的器件。在一个所描述的实施例中，在SDRAM的存储阵列部件的上方淀积并依次构图三层金属层。相对较宽的电源导线被布设于第三金属层上，使得第一和第二金属层上的电源导线在尺寸上缩短或者在一些情况下可以去除。所述相对较宽的电源导线因而能够为存储阵列提供更稳定的供电，并且也能在第一和/或第二金属上空出一部分空间以用于布设附加的和/或占用更宽空间的信号线。还描述和要求了其它的实施例。

说明书

技术领域

本发明涉及动态随机存取存储器(DRAM)半导体器件，尤其涉及用于位于这种器件上的构图的金属层中布设电源和信号迹线的方法。

背景技术

DRAM器件包括存储阵列、用于访问存储阵列的电路和控制DRAM运行和与外部设备通信的外围电路。典型的存储阵列由次存储单元阵列的重复模式形成，所述次存储单元阵列与部分的用于存取存储阵列的电路散布排列。剩余部分的存取电路通常位于处于存储阵列边缘的行解码器和列解码器中。

图1示出典型的存储器排列100，其包括存储阵列10、列解码器20和行解码器30。存储阵列10排列为类似于跳棋盘，次存储单元阵列(SMCA)被次字线驱动器(SWD)垂直分割并被存储单元的传感放大器(SA)水平分割。每一个次存储单元阵列包括多个存储单元(MC)，每一个存储单元由被次字线(SWL)驱动的存取晶体管和用于存储数据的电容器组成。该SA被连接区域(CJ)垂直分割，所述连接区域包括SA的控制信号产生电路。

列解码器20产生在列选择线(CSL)上选择阵列的一个或多个列的信号以根据提供的列地址(CA)进行读或写。

行解码器30响应于提供的行地址，通过选择多个主字线(NWE)和字线选择(PX)信号中的一个来激活在阵列的行中的存储单元。

将结合图2描述图1的进一步的方面，图2示出阵列10的一部分的进一步的细节。在SMCA1和SMCA2中分别示出了两个存储单元MC1和MC2。每一个存储单元包括连接在单元平板电压(Vp)和存取晶体管N的源极之间的电容器C。通常，Vp是电源供给电压的一半。每一个存取晶体管(N)的栅极由相应的次字线(SWL)控制，其中SWL1控制MC1存取晶体管而SWL2控制MC2存取晶体管。

每一个存取晶体管的漏极连接到相应的位线(BL)，例如用于MC1的BL1和用于MC2的BL2。每一条位线也连接到在相应的SMCA中的其它存储单元(未示出)，存取晶体管(未示出)连接到其它的SWL。传感放大器区域SA1位于SMCA1和SMCA2之间。参照SMCA1，BL1和BL1B连接到SA1中的预充电电路PRE1，并通过位隔离门ISO1连接到一对传感位线SBL和SBLB。至于SMCA2，BL2和BL2B连接到SA1中的预充电电路PRE2，并通过位隔离门ISO2连接到一对传感位线SBL和SBLB。位线传感放大器BLSA和数据输入/输出门IOG也连接到传感位线SBL和SBLB。

例如，在接下来的序列中，位线传感放大器放大MC1存储单元的BL1和BL1B之间的电压差，其中存储单元表示两种逻辑状态之一(多状态存储单元也存在并且典型地使用更复杂的传感放大器电路)。隔离门ISO1将BL1连接到SBL并将BL1B连接到SBLB。预充电电路PRE1将BL1和BL1B充电到放电电容器C(在相同实施例中表示逻辑0)的电压与充电电容器C(在相同实施例中表示逻辑1)的电压之间的中间电压。激活SWL1以将MC1存储单元电容器耦合到BL1。当所述单元电容器被放电时，电荷共享使得BL1上的电压相对于BL1B降低。当单元电容器被充电时，电荷共享使得BL1上的电压相对于BL1B增高。在电荷共享完成后，启用隔离门ISO1使得在位线BL1/BL1B之间的微小电压差被传送到传感位线SBL1/SBL1B。在任一情况下中，传感放大器BLSA都在预定周期期间被激活以便感测并放大位线BL1/BL1B之间的微小的电压差。

当输出/输出门IOG被激活时，IOG将SBL和SBLB耦合到一对局部输入/输出线LIO和LIOB上，LIO和LIOB同样也连接于在SA1上方和下方的其它SA区域(未示出)中的其它的IO门。在此，该输入/输出门LOG响应于列选择线CSL(未示出)而被激活。当LIO和LIOB是激活状态时，局部输入/输出门LGIOG用于有选择地将LIO和LIOB耦合到一对全局输入/输出线GIO和GIOB。由此，所感测的存储单元的状态被耦合到外围的输入/输出电路。

从图1和2来看，可以理解的是：大量的导线将被布线于存储阵列10的上方。NWE线在次存储单元阵列上方垂直地横跨所述阵列进行布线，而PX、LIO和LIOB线在连接区域和传感放大器区域上方垂直地横跨所述阵列进行布线。CSL、GIO和GIOB线在子存储单元阵列上方水平地横跨所述阵列进行布线。未示出电源线，所述电源线也必须在所述阵列上方布线以便为SA、CJ和SWD区域中的电路提供功率。

图3示出存储阵列10的区域，其中省略位于下面电路的细节而仅示出位于上面的金属迹线。在第一金属层上，LIO、PX和NWE迹线被第一电源线P1间隔开，所述第一电源线以阵列电路需要的不同电压电平来提供功率。第一电源线P1中的一些可以包括地电势线(VSS)和电源线(VCC)。第一电源线P1的其它线可以包括基准电压线(Vref)、负电源线(VBB)、升压电压线(VPP)等。在第二金属层上，CSL和GIO迹线被第二电源线P2间隔开，所述第二电源线以不同电压电平来提供电压。第二电源线P2中的一些可以包括地电势线(VSS)和电源线(VCC)。第二电源线P2的其它线可以包括基准电压线(Vref)、负电源线(VBB)、升压电压线(VPP)等。在P2迹线位于同电压电平的P1迹线的上方处，所述两条迹线彼此连接以产生格栅。P2迹线同位于DRAM器件的存储阵列外部的电源相连接。

图4示出了图1的行解码器30的简化结构图。行解码器30包括行地址解码器区域30-1和行地址预解码区域30-2。在行解码器区域30-1内，每一个被示出的第一解码器区域RD1产生字线选择信号PX，并且每一个被示出的第二解码器区域RD2产生与行地址RA和预解码的行地址DRA相对应的主字线信号NEW，主字线信号NEW由行地址预解码器30-2轮流产生。

图5示出了行解码器30的一部分，其中省略了位于下面的电路的细节而示出位于上部的金属迹线。在第一金属层上的第一解码器区域RD1的上方，信号线S1(例如PX线)被设置在第一电源线PVINT1和PVSS1的侧面。在第一金属层上的第二解码器区域RD2的上方，信号线S1(例如NWE线)被设置在附加的第一电源线PVINT1和PVSS1的侧面。

第二金属层包括信号线S2(例如RA和DRA线)和第二电源线PVINT2和PVSS2。PVINT2连接于PVINT1，在那里两线重叠，PVSS2连接于PVSS1，在那里两线重叠。PVINT2和PVSS2迹线与位于DRAM器件的存储阵列外部的电源相连接。在这种情况下，在不增大集成电路面积的情况下，无法将电源线设计成宽的线。

发明内容

随着DRAM器件缩小到更小的单元尺寸和/或增加存储阵列中的单元的数量，在实际上相同面积的每单元区域的存储阵列和行解码器上可以布置更多的信号线，而所述单元区域先前只能布置少量的信号线。因此，电源线的宽度成比例地缩小以便容纳更紧凑的阵列。然而，由于减小的电源线宽度导致对电流更大的阻抗、更大的电压降和功耗，以及由于电流需求波动降低了供电的稳定性，因此，缩小电源线的宽度是不合需求的。不同的信号和电源线也会由于器件缩小到更小尺寸而压缩的更近，这导致在邻近的线之间出现不希望有的干扰。

在此描述的实施例采用了三金属层的DRAM设计，这与双金属层的设计相比显著地改善了信号和电源线的布线。尽管其他人已经建议了利用三层金属层在存储阵列上方布置信号线的各种案，但是应该理解的是本发明的设计尤其是为了解决供电的问题，因而产生了一组很好地减小单元尺寸的新颖的金属层布设方案。

附图说明

图1示出了现有技术的用于DRAM存储器件的存储阵列和行/列解码器布设方案；

图2示出了图1存储阵列的部分放大视图，其示出了附加电路和信号线的细节；

图3也示出了图1存储阵列的部分放大视图，此次更关注位于存储阵列上的两个金属层的信号和电源迹线的布线设计；

图4示出了图1行解码器的部分放大视图，其示出了附加电路和信号线的细节；

图5也示出了图1行解码器的部分放大视图，此次更关注覆盖在行解码器上的两个金属层的信号和电源迹线的布线设计；

图6-10示出了用于显示在存储阵列上方的三层金属层信号和电源线布线的几个实施例；

图11-14示出了用于显示在行解码器上方的三层金属层信号和电源线布线的几个实施例；

图15和16示出了用于显示在列解码器上方的三层金属层信号和电源线的布线的几个实施例。

具体实施方式

下面的实施例中在存储阵列、行解码器和/或列解码器上使用了三层金属层。在这些实施例通常可以采用宽的电源线，这将提高功率的分配和稳定性。通过下述附图的描述，所述实施例的各种优点将变得明显。

图6示出了利用三层金属信号和电源线布设于存储阵列上方的第一实施例。与现有技术相似，第一金属层包括NWE、PX、LIO信号线和电源线P1。第二金属层包括CSL和GIO信号线，且没有电源线。第三金属层包括垂直于与第一金属层形成的P1电源线的电源线P3。P3电源线能被制造得比现有技术中与第二金属层形成的P2电源线更宽，这是因为CSL和GIO线不会竞争位于存储阵列上方的金属3区域。尽管为了清楚起见没有在图6中示出所述特征，但是P3线的一部分甚至可以直接位于CSL和GIO线上方。与电源线P1的连接存在于间隙当中，在那里P3线位于具有相同电压的P1线的上方，并且可以使用通孔接触(在第三金属和第一金属之间的直接连接)或中间层P2的焊垫(未示出)来连接到金属1。因此，可以以减小的电阻和改善功率分配来布设P3线。因此，由于缺少P2迹线还可以改善CSL和GIO线之间的间隔，减少干扰并改善信号传播速度。

图7示出了利用三层金属层信号和电源线布设于存储阵列上方的第二实施例。在这个实施例中，P1线不存在于金属1上，并且金属2上的平行于CSL和GIO的P2线对存储阵列电路分配功率。P3线被布设在金属3上，所述P3线垂直于P2线并与P2线相连接，在那里具有相同电压电平的P3线和P2线相交。P2线能够保持相对较细，而P3线能够被制造得相对较宽以便有效地将电流运送到需要它的附近区域。

图8示出了利用三层金属层信号和电源线布设于存储阵列上方的第三实施例。在这个实施例中，细的P1电源线与细的P2电源线相交。具有同样电压电平的P1和P2线在它们相交处彼此相连接。较宽的P3电源线平行于P2线布设，并且总体上与具有相同电压电平的P2线重叠。由于P3和P2线沿着它们长度方向重叠，所以在这两条线之间的连接能够被制成长的沟道，或更频繁地缩减的通孔。P3/P2的结构具有每单位长度更低的阻抗，而且在与CSL和GIO共享的金属层占更少的空间。

图9示出了利用三层金属层信号和电源线布设于存储阵列上方的第四实施例。在这个实施例中，金属1包含平行于NEW线布置的细的P1电源线。金属2包含垂直于P1电源线并且平行于CSL和GIO线布置的细的P2电源线。在P2电源线和具有相同电压电平的P1电源线的交叉点处，所述两条电源线相连。金属3包括平行于P1电源线的相对宽的P3电源线，并且优选地将P3电源线布设成能使P3电源线与具有同样电压电平的位于下面的P1线重叠。在P3电源线和具有相同电压电平的P2电源线的交叉点处，所述两条电源线相连。

图10示出了使用三层金属层信号和电源线布设于存储阵列上方的第五实施例。这个实施例与第三实施例是相似的(图8)，但是GIO线被布设在金属3上而不是金属2上。那么这是一种具有吸引力的选择，因为P2和P3线可以一起充当具有减小的阻抗的单条导线，允许P3宽度更小并且为金属3上的信号线留下空间。因此，CSL之间的行距可以变得更大从而降低耦合噪音。

优选但不是必须的是，结合前述的实施例之一，还能够提供用于在行解码器上方布设信号和电源线的不同实施例。图11示出了第一行解码器的实施例。在第一金属层上提供了相对细的电源线PVINT1、PVSS1以便向位于下面的行解码器电路提供功率。例如，PVINT1和PVSS1电源线被设成从顶部朝着行解码器区域RD1的外侧区域延伸至底部，留有位于RD1上方的内部部分以便在第一金属中布设信号线S1。其它的行解码器的信号线S2形成于第二金属上，垂直于PVINT1、PVSS1和S1线延伸。在第三金属上，相对较宽的电源线PVINT3和PVSS3平行于S2线延伸，每一条PVINT3和PVSS3与一条或更多的信号线S2重叠。在PVINT3与PVINT1重叠而不与S2重叠处，在这两条电源线之间形成连接。相似地，在PVSS3与PVSS1重叠而不与S2重叠处，在这两条电源线之间形成连接。所述连接可以包括部分填充有金属2的通孔，但是在此实施例中没有连续的金属2电源线存在。所述连接可以在金属3和金属1之间直接构成(通过触点)。有利的是，所述设置允许金属2上额外的空间以展开或增加线S2的数目，并且也通过金属3电源线提供功率分配，所述金属3电源线具有比现有技术的金属2电源线大的多的横截面。

图12示出了与图11类似的第二行解码器的实施例，但是采用了在金属2上平行于信号线S2延伸且于信号线S2的外侧的的附加电源线PVINT2和PVSS2。在PVINT2与PVINT1的重叠处，在该两条电源线之间形成连接，并且在PVSS2和PVSS1之间形成相似的连接。PVINT3与PVINT2重叠(并且也可以与一条或多条信号线S2重叠)，在所述两条线的重叠处构成PNINT3和PVINT2之间的连接。所述连接可以是延长的沟道或沿着PVINT3和PVINT2长度方向分开的一系列的更缩减的通孔。在PVSS3和PVSS2之间存在类似的设置和连接。

图13示出了与图11类似的第三行解码器的实施例。然而，在行解码器区域RD1的上方于中央设置PVINT1和PVSS1，信号线S1位于PVINT1和PVSS1的外侧。这里，在第二金属层上不存在PVINT2和PVSS2。

图14示出了与图12类似的第四行解码器的实施例。然而，在行解码器区域RD1的上方于中央设置PVINT1和PVSS1，信号线S1位于PVINT1和PVSS1的外侧。这里，在带有信号线S2的第二金属层上存在有PVINT2和PVSS2。

优选但不是必须的，结合前述的一个实施例，还能够提供用于在列解码器上布设信号和电源线的不同实施例。图15示出了第一列解码器的实施例，所述实施方式例如使用具有设置于金属3上的GIO线的图10的实施例。列解码器20’使用设置于金属1上的信号线S1、电源线PVINT1和PVSS1，以及设置于金属1上方的金属2上的信号线S2、电源线PVINT2和PVSS2。然而，在金属3上，在存储阵列上方的金属3GIO线(和未示出的可选的金属3电源线来为存储阵列提供功率)在所述列解码器上向着外围I/O电路(未示出)延伸。

图16示出了与图15类似的第二列编码器的实施例，其中GIO线在金属3上在列编码器上方进行布线。但是，仅仅跨过该列编码器，每条GIO线都通过通孔连接到GIO线，所述GIO线在金属2上在存储阵列上连续延伸，例如如图6-9所绘。

本领域的技术人员将会认识到能够想象出更多其它的落入所描述的实施例的总体框架内的布线替换方案。尚未论述绝对的线宽和空间，因为这些通常都是器件和工艺需要的函数。如此小的修改和实施细节也涵盖在本发明的实施例中，并旨在落入权利要求的范围内。

上述的实施例是示范性的。尽管说明书在多个位置提到“一”、“一个”、“另一个”或“一些”的实施例，但是这并不意味每一个这样的引用都是指同一个实施例，或者所述特征仅仅能应用于单个的实施例。

本申请要求于2004年6月3日提交的韩国专利申请P2004-40542和2004年9月17日提交的韩国专利申请P2004-74730的优先权，其公开的全部内容引入于此以供参考。