提高VC－3和VC－4虚级联延时补偿能力的方法

摘要

本发明公开了一种通讯领域中提高VC－3或VC－4虚级联延时补偿能力的方法，首先进行存储设备写入方向的处理：改变时隙编号方法，并将VC－3或VC－4的定位指示信号和SQ值复制给该N条VC－12支路；然后进行存储设备读出方向的处理：分别生成VC－12支路和N个虚拟VC－12支路的读出方向时序、VC－3或VC－4的调整机会位，将N个虚拟VC－12支路作为同一个VCG组的N个成员进行独立处理，并监视读写地址的距离，进行相应处理。本发明提高了对VC－3和VC－4支路的虚级联组的延时补偿能力。所述方法在处理同时有VC－3和VC－12的系统或VC－4和VC－12的系统时，可以最大限度的利用外部RAM的空间。

说明书

技术领域

本发明涉及数字传输领域，具体地说，涉及SDH(Synchronousdigital hierarchy，即同步数字体系)系统中虚级联延时补偿方法。

背景技术

在SDH系统中，为了灵活组网以及提高带宽利用效率，常常以虚级联的方式传递数据。虚级联技术就是允许任意多个小的容器级联起来并组装成为一个比较大的容器来传输数据业务。该技术可以级联VC-11、VC-12，VC-3、VC-4等不同速率的容器，并允许非常小颗粒的带宽调节、提供比连续级联更精确的带宽。此外，由于虚级联业务在网络中被视为多个独立的容器(即非级联的容器)，所以可以通过传统的、不支持级联的SDH/SONET网络传输，只要终端设备具有虚级联功能即可。虚级联最大的优势在于使得SDH网络可以提供合适大小的通道给数据业务，避免了带宽的浪费。由于构成虚级联的成员所走的路径不同，造成不同支路有不同的延时。为了得到正确的数据，下游的接收芯片必须将接收到的支路按照原有的规律对齐，该过程即为“虚级联恢复”或“延时补偿”，芯片的虚级联恢复能力越强，系统所允许的支路之间延时就越大，系统的性能也就随之越高。实现虚级联延时补偿的方法一般是将存在时延的数据缓存于存储器中，再按照对齐的规律将数据读出。在相同的处理方法下，存储器的容量大小决定了虚级联延时补偿能力。为了提高虚级联延时补偿能力，一般采用容量较大的外部RAM(RandomAccess Memory，随机存取存储器)缓存数据，虚级联延时补偿能力同时受外部RAM容量和采用的处理方法的影响。

在实际应用中，同一个系统中有的VCG(Virtual ConcatenationGroup，即虚级联组)是以VC-12为映射颗粒，有的以VC-3或VC-4作为映射颗粒，在这种情况下，采用不同处理方法将会对VC-3成员或VC-4成员构成的VCG延时补偿能力产生很大的影响。

现有技术通常把用于缓存的存储空间(内部或外部RAM)从逻辑上划分为N块，其中N是系统的VCG最大成员数，在同时有VC-4、VC-3和VC-12的系统中，为了应对各种可能的配置情况，N就是全部成员是VC-12时的支路数。然后用成员的时隙编号作为RAM的读写地址的高位，以区分逻辑块。这样，VC-4、VC-3和VC-12成员占用相同的存储空间，由于VC-3、VC-4的速率比VC-12高很多，从而未能充分利用RAM的空间，导致对VC-4、VC-3的延时补偿能力较VC-12差了很多。

发明内容

本发明所要解决的技术问题是现有技术存在的对RAM空间利用不充分，导致对高阶映射颗粒VC-4和VC-3延时补偿能力差的缺点，以提供一种在同时有VC-12和VC-3或VC-4虚级联组的系统中充分利用RAM空间、提高高阶虚级联组延时补偿能力的方法。

为实现上述目的，本发明提出了一种提高VC-3或VC-4虚级联延时补偿能力的方法，其特征在于，在同时有VC-12和VC-3或VC-4的系统中，包括以下步骤：

(1)存储设备写入方向的处理：改变时隙编号方法，使得VC-3或VC-4支路成为形式上独立的N条VC-12支路，并将VC-3或VC-4的定位指示信号和SQ值复制给该N条VC-12支路，对该N条VC-12支路按照独立VC-12支路进行处理；

(2)存储设备读出方向的处理：分别生成VC-12支路和N个虚拟VC-12支路的读出方向时序、VC-3或VC-4的调整机会位，将N个虚拟VC-12支路作为同一个VCG组的成员进行独立处理，并监视读写地址的距离，进行相应处理。

所述步骤(1)进一步包括以下步骤：

a、改变时隙编号方法，将不连续的编码方式转变为连续编码方式，使VC-3或VC-4支路除去通道开销外的的每个时隙有独立的编号，改变编号后的VC-3或VC-4支路成为形式上独立的N条VC-12支路，这N个VC-12支路占据SDH帧结构的N×4列，并且部分开销位置放置净荷，数据容量和VC-3或VC-4一致；

b、将VC-3或VC-4的定位指示信号J1复制给上述的N条VC-12支路；

c、将SQ值复制给VC-3或VC-4支路的N个虚拟的VC-12支路。每条VC-3或VC-4支路只有一个SQ值，通过转化，把这个SQ值转化为N个虚拟VC-12各自的SQ值；

d、将上述N条虚拟的VC-12按照独立的VC-12支路处理，将每条虚拟VC-12支路的净荷数据写入各自对应的存储设备逻辑块。

所述步骤c中的SQ值从开销位置H4提取，SQ值转化为N个虚拟VC-12各自SQ值的处理方法为：SQ_new＝SQ*N+tslot，其中tslot是原有的VC-3或VC-4支路中N列的编号。

所述步骤(2)进一步包括以下步骤：

a、按照速率匹配原则生成读出方向的时序，原有的VC-12支路按照标准的SDH时序生成；原有的VC-3或VC-4支路按照N个虚拟VC-12支路的时序生成，按照时隙间插原则进行时隙编号，把VC-12的通道开销位置设为净荷，并在段开销位置安排N个净荷位置；

b、生成VC-3或VC-4的调整机会位置，VC-3或VC-4的调整机会位置均匀分布在N个虚拟的VC-12支路上；

c、将虚拟N条VC-12支路作为同一个VCG组的成员进行独立处理，按照时隙编号从存储设备的对应逻辑块读取数据；

d、监视读写地址的距离，判断读写方向速率差值，如果读方向的速率高于写方向速率，则把正调整位置设为塞入字节；反之，则把负调整位置设为净荷，以保证读写方向速率一致。

所述步骤c中，需要保证N个虚拟VC-12的调整机会位置相邻连续。

在同时有VC-12和VC-3的系统中，所述N的值为21；

在同时有VC-12和VC-4的系统中，所述N的值为65。

本发明通过改变对对外部RAM的读写地址编码的方法，并调整VC-3，VC-4支路的时隙编号方法、定位信号和机会调整位置，将VC-3支路当作21条VC-12支路虚拟级联组进行处理，将VC-4支路当作65条VC-12虚拟级联处理，提高了对VC-3和VC-4支路的虚级联组的延时补偿能力。所述方法在处理同时有VC-3和VC-12的系统或VC-4和VC-12的系统时，可以最大限度的利用外部RAM的空间，在外部RAM容量空间一定的情况下，提高芯片对虚级联组的延时补偿能力，可以使VC-3和VC-4的延时补偿范围分别提高约21和65倍。

附图说明

图1是本发明所述方法的流程图。

图2是本发明所述的调整VC-3支路时隙编号的示意图。

图3是复制VC-3支路的开销J1指示示意图。

图4是本发明所述的VC-3读方向时序生成和调整机会位置生成的示意图。

具体实施方式

下面结合附图，对本发明所述方法进行详细的说明。

图1是本发明所述方法的流程图。按照功能将系统划分为写方向和读方向两个大模块，分别生成存储设备的写地址和读地址。其中写方向包括时隙编号转换，帧头复制，SQ再生和写地址生成几个部分；读方向包括读出方向时序生成，调整机会位置生成，读方向速率调整和读地址生成几个模块；通过监视存储设备的读写地址的距离，动态调整读方向的速率。

一、在同时有VC-12和VC-3的系统中，本发明所述的VC-3虚级联组延时补偿方法包括以下步骤：

1、存储设备写入方向的处理：a、改变时隙编号方法，将不连续的编码方式转变为连续编码方式，使VC-3支路除去通道开销外的的每个时隙有独立的编号，改变编号后的VC-3支路成为形式上独立的21条VC-12支路，这21个VC-12支路占据SDH帧结构的84列，而且通道开销位置也放置净荷，数据容量和VC-3一致。

b、将VC-3的定位指示信号(J1)复制给上述的21条VC-12支路；

c、将SQ值(从开销位置H4提取，参见相关协议)复制给VC-3支路的21个虚拟的VC-12支路。每条VC-3支路只有一个SQ，需要通过转化，把这个SQ转化为21个虚拟VC-12各自的SQ。处理方法如下：SQ_new＝SQ*21+tslot，其中tslot是原有的VC-3支路中21列的编号。

d、将上述的21条虚拟的VC-12按照独立的VC-12支路处理，将每条虚拟VC-12支路的净荷数据写入各自对应的存储设备逻辑块。

2、存储设备读出方向的处理：

a、按照速率匹配原则生成读出方向的时序，原有的VC-12支路按照标准的SDH时序生成；原有的VC-3支路按照21个虚拟VC-12的时序生成，按照时隙间插的原则时隙编号，把VC-12的通道开销位置设为净荷，还在段开销位置安排21个净荷位置，参见附图4。

b、生成VC-3的调整机会位置，VC-3的调整机会位置均匀的分布在21个虚拟的VC-12支路上，附图示出的调整机会位置放在每个复帧的第一行，但本发明并不受此限制，只要保证21个虚拟VC-12的调整机会位置相邻连续即可。

c、将虚拟的21条VC-12支路作为同一个VCG组的成员，独立处理，按照时隙编号从存储设备的对应逻辑块读取数据。d、监视读写地址的距离，判断读写方向速率差值，如果读方向的速率高于写方向速率，则把正调整位置设为塞入字节，反之，则把负调整位置设为净荷，以保证读写方向速率一致。

二、在同时有VC-12和VC-4的系统中，本发明所述的VC-4虚级联组延时补偿方法包括以下步骤：

1、存储设备写入方向的处理：

a、改变时隙编号方法，将不连续的编码方式转变为连续编码方式，使VC-4支路除去通道开销外的的每个时隙有独立的编号，改变编号后的VC-4支路成为形式上独立的65条VC-12支路，这65个VC-12支路占据SDH帧结构的260列，而且通道开销位置也放置净荷，数据容量和VC-4一致。

b、将VC-4的定位指示信号(J1)复制给65条VC-12支路；

c、将SQ值(从开销位置H4提取，参见相关协议)复制给VC-4支路的65个虚拟的VC-12支路。每条VC-4支路只有一个SQ，需要通过转化，把这个SQ转化为65个虚拟VC-12各自的SQ。处理方法如下：SQ_new＝SQ*65+tslot，其中tslot是原有的VC-4支路中65列的编号。

d、将上述的65条虚拟的VC-12按照独立的VC-12支路处理，将每条虚拟VC-12支路的净荷数据写入各自对应的存储设备逻辑块。

2、存储设备读出方向的处理：

a、按照速率匹配原则生成读出方向的时序，原有的VC-12支路按照标准的SDH时序生成；原有的VC-4支路按照65个虚拟VC-12的时序生成，按照时隙间插的原则时隙编号，把VC-12的通道开销位置设为净荷，还在段开销位置安排65个净荷位置。

b、生成VC-4的调整机会位置，VC-4的调整机会位置均匀的分布在65个虚拟的VC-12支路上，只要保证65个虚拟VC-12的调整机会位置相邻连续即可。

c、将虚拟的65条VC-12支路作为同一个VCG组的成员，独立处理，按照时隙编号从存储设备的对应逻辑块读取数据。

d、监视读写地址的距离，判断读写方向速率差值，如果读方向的速率高于写方向速率，则把正调整位置设为塞入字节，反之，则把负调整位置设为净荷，以保证读写方向速率一致。

图2表示了转变时隙编号的过程。同时有VC-3、VC-4、VC-12支路的系统，一般采用{M，N，tslot}的编号方式对时隙编号。其中tslot对于VC-3支路来说，是一个TUG-3中的21列的编号；对于VC-4支路来说，是一个TUG-3中的65列的编号；对于VC-12来说，就是VC-12的时隙编号。W对于VC-3是表示一个AUG中的三个AU3的编号，对于VC-4则为零；M表示STM_n结构中，从0-n-1的编号。在本发明的处理方法中，要把这种不连续的编号方式转变为连续的编号方式，对于VC-3，转化公式为：

vc_num＝(tslot*3+W)*n+M

对于VC-4转换公式为：

vc_num＝(tslot*n)+M

通过这样的转换，可以将不连续的时隙编号转换成连续的编号，并且在一个TUG-3中，VC-3的21列和VC-4的65列都有了独立的编号。图2以三个AU-3复用成的AUG-3格式为例，其中前两个AU-3由VC-3构成，第三个AU-3由VC-12构成。“类型”表示了复用顺序和每个时隙的类型。原编号按照{AUG，AU3，tslot}的编码方式对时隙编号。按照转换公式得到的新编码为0-62顺序变化。

图3是复制J1指示的示意图，为了简化图形，仅画出了一路VC-3的情况。图中J1表示VC-3支路的通道开销，也是VC-3支路的第一个字节，在虚级联延时补偿中，用来作为对齐VC-3净荷的标志之一。c3_en，vc_num分别是VC-3支路的净荷指示和时隙编号。j1_new是新生成的J1指示，可以看出，原来VC-3的21个时隙共有的J1指示复制给了每个时隙，这时的j1_new仅作为定位信号使用，并不指示通道开销位置。

图4是生成读出方向时序和调整机会位置的示意图，为了简化图形，图中只画出了一路VC-3支路的情形。图中两帧表示VC-12复帧中的两帧，其中没有编号的点状阴影区间是非净荷区间，其余是净荷区间和调整机会位置；有编号的前三列阴影区间是从标准SDH结构的段开销位置占用的净荷区间；0-21编号的左斜线和右斜线区间分别是正调整机会位置和负调整机会位置；一个复帧中，除了第一帧做特殊处理外，其余三帧和图2所示的“第二帧”结构相同。本图仅示出了本发明的基本原理可采用的一种结构，具体的结构位置不受此限制。