基于RAM及FPGA的先进先出型存储器及其控制方法

摘要

基于RAM及FPGA的先进先出型存储器及其控制方法，它涉及的是存储器技术领域。它可解决现有先进先出型存储器(FIFO)存储容量很小，其价格却非常昂贵的问题。1的数据地址总线端接3的第一总线端，2的数据地址总线端接3的第二总线端，1的读写控制信号输入端接3的第一读写控制信号输出端，2的读写控制信号输入端接3的第二读写控制信号输出端，3的左侧为数据输出总线端，3的右侧为数据输入总线端；3的控制方法步骤为：3右侧的数据总线端输入的数据分别存入到1或2中，在1或2中的数据读取完时再从2或1中读取并由3左侧的数据总线端输出。本发明能代替现有FIFO，并具有容量大、高速、低价的优点。

说明书

技术领域：

本发明涉及的是存储器技术领域，具体是一种基于RAM及FPGA的先进先出型存储器及其控制方法。

背景技术：

现有数据通信(传输)中多采用先进先出型存储器(FIFO)作为缓存单元。而先进先出型存储器(FIFO)的存储容量很小，其价格却非常昂贵，要想增加存储容量就得使用大容量且昂贵的先进先出型存储器(FIFO)，使其成本巨增，这样就限制了数据通信技术的快速发展与推广。

发明内容：

本发明的目的是提供一种基于RAM及FPGA的先进先出型存储器及其控制方法。本发明可解决现有先进先出型存储器(FIFO)存储容量很小，其价格却非常昂贵的问题。它由第一RAM随机存储器1、第二RAM随机存储器2、FPGA可编程逻辑矩阵3组成；第一RAM随机存储器1的数据地址输出输入总线端连接FPGA可编程逻辑矩阵3的第一数据地址输入输出总线端，第二RAM随机存储器2的数据地址输出输入总线端连接FPGA可编程逻辑矩阵3的第二数据地址输入输出总线端，第一RAM随机存储器1的读写控制信号输入端连接FPGA可编程逻辑矩阵3的第一读写控制信号输出端，第二RAM随机存储器2的读写控制信号输入端连接FPGA可编程逻辑矩阵3的第二读写控制信号输出端，FPGA可编程逻辑矩阵3的左侧为数据输出总线端，FPGA可编程逻辑矩阵3的右侧为数据输入总线端；其FPGA可编程逻辑矩阵3的内部控制方法步骤为：在FPGA可编程逻辑矩阵3右侧数据输入总线端有数据输入时，FPGA可编程逻辑矩阵3通过第一读写控制信号输出端控制第一RAM随机存储器1处在写的状态，通过第二读写控制信号输出端控制第二RAM随机存储器2处在读的状态，并将上述数据处理后写入第一RAM随机存储器1中001；在第一RAM随机存储器1中储存有一定容量的数据后，FPGA可编程逻辑矩阵3通过第一读写控制信号输出端控制第一RAM随机存储器1处在读的状态，通过第二读写控制信号输出端控制第二RAM随机存储器2处在写的状态，FPGA可编程逻辑矩阵3从第一RAM随机存储器1中读出数据并处理后从FPGA可编程逻辑矩阵3的左侧数据输出总线端输出，同时FPGA可编程逻辑矩阵3将其右侧数据输入总线端输入的数据写入第二RAM随机存储器2中002；当第一RAM随机存储器1中的数据读取完时，FPGA可编程逻辑矩阵3通过第一读写控制信号输出端控制第一RAM随机存储器1处在写的状态，通过第二读写控制信号输出端控制第二RAM随机存储器2处在读的状态003；FPGA可编程逻辑矩阵3从第二RAM随机存储器2中读出数据并处理后从FPGA可编程逻辑矩阵3的左侧数据输出总线端输出，同时FPGA可编程逻辑矩阵3将其右侧数据输入总线端输入的数据继续写入第一RAM随机存储器1中004；当第二RAM随机存储器2中的数据读取完时，FPGA可编程逻辑矩阵3通过第一读写控制信号输出端控制第一RAM随机存储器1处在读的状态，通过第二读写控制信号输出端控制第二RAM随机存储器2处在写的状态，FPGA可编程逻辑矩阵3从第一RAM随机存储器1中读出数据并处理后从FPGA可编程逻辑矩阵3的左侧数据输出总线端输出，同时FPGA可编程逻辑矩阵3将其右侧数据输入总线端输入的数据写入第二RAM随机存储器2中并返回运行003步骤005。本发明能够代替现有先进先出型存储器(FIFO)，它的容量大、价格低、速度高，并具有结构简单、性能稳定、容易制造的优点。

附图说明：

图1是本发明的整体结构示意图，图2是本发明中FPGA可编程逻辑矩阵3内部控制方法步骤的流程示意图。

具体实施方式：

结合图1、图2说明本实施方式，它由第一RAM随机存储器1、第二RAM随机存储器2、FPGA可编程逻辑矩阵3组成；第一RAM随机存储器1的数据地址输出输入总线端连接FPGA可编程逻辑矩阵3的第一数据地址输入输出总线端，第二RAM随机存储器2的数据地址输出输入总线端连接FPGA可编程逻辑矩阵3的第二数据地址输入输出总线端，第一RAM随机存储器1的读写控制信号输入端连接FPGA可编程逻辑矩阵3的第一读写控制信号输出端，第二RAM随机存储器2的读写控制信号输入端连接FPGA可编程逻辑矩阵3的第二读写控制信号输出端，FPGA可编程逻辑矩阵3的左侧为数据输出总线端，FPGA可编程逻辑矩阵3的右侧为数据输入总线端。第一RAM随机存储器1、第二RAM随机存储器2选用的型号为CY7C1049CV33，FPGA可编程逻辑矩阵选用的型号为Cyclone公司的EP1C6Q240C8。FPGA可编程逻辑矩阵3的内部控制方法步骤为：在FPGA可编程逻辑矩阵3右侧数据输入总线端有数据输入时，FPGA可编程逻辑矩阵3通过第一读写控制信号输出端控制第一RAM随机存储器1处在写的状态，通过第二读写控制信号输出端控制第二RAM随机存储器2处在读的状态，并将上述数据处理后写入第一RAM随机存储器1中001；在第一RAM随机存储器1中储存有一定容量的数据后，FPGA可编程逻辑矩阵3通过第一读写控制信号输出端控制第一RAM随机存储器1处在读的状态，通过第二读写控制信号输出端控制第二RAM随机存储器2处在写的状态，FPGA可编程逻辑矩阵3从第一RAM随机存储器1中读出数据并处理后从FPGA可编程逻辑矩阵3的左侧数据输出总线端输出，同时FPGA可编程逻辑矩阵3将其右侧数据输入总线端输入的数据写入第二RAM随机存储器2中002；当第一RAM随机存储器1中的数据读取完时，FPGA可编程逻辑矩阵3通过第一读写控制信号输出端控制第一RAM随机存储器1处在写的状态，通过第二读写控制信号输出端控制第二RAM随机存储器2处在读的状态003；FPGA可编程逻辑矩阵3从第二RAM随机存储器2中读出数据并处理后从FPGA可编程逻辑矩阵3的左侧数据输出总线端输出，同时FPGA可编程逻辑矩阵3将其右侧数据输入总线端输入的数据继续写入第一RAM随机存储器1中004；当第二RAM随机存储器2中的数据读取完时，FPGA可编程逻辑矩阵3通过第一读写控制信号输出端控制第一RAM随机存储器1处在读的状态，通过第二读写控制信号输出端控制第二RAM随机存储器2处在写的状态，FPGA可编程逻辑矩阵3从第一RAM随机存储器1中读出数据并处理后从FPGA可编程逻辑矩阵3的左侧数据输出总线端输出，同时FPGA可编程逻辑矩阵3将其右侧数据输入总线端输入的数据写入第二RAM随机存储器2中并返回运行003步骤005。