使用FINFET技术形成多种器件宽度的方法和结构

摘要

本发明公开了一种用于生产翅片型场效应晶体管(FinFET)的结构和方法，该晶体管具有在衬底上的埋入氧化物层，位于所述埋入氧化物层上的至少一个第一翅片结构和至少一个第二翅片结构。第一分隔层邻近所述第一翅片结构，第二分隔层邻近所述第二翅片结构。与被第二分隔层覆盖的第二翅片结构的所述部分相比，第二分隔层覆盖第二翅片结构的更大部分。具有较大分隔层的那些翅片将接受较小面积的半导体掺杂，具有较小分隔层的那些翅片将接受较大面积的半导体掺杂。所以，在第一翅片和第二翅片之间存在着由不同尺寸的分隔层造成的掺杂差异。与第一翅片相比，在第一翅片和第二翅片之间的掺杂差异改变了第二翅片的有效宽度。

说明书

技术领域

本发明涉及一种翅片式场效应管(FinFET)结构，尤其涉及一种改进的结构，该结构包括邻近翅片的不同尺寸的分隔层，所述分隔层用于改变翅片的有效宽度。

背景技术

随着平面互补型金属氧化物半导体(CMOS)的线性缩小极限的接近，正在评估替代的器件结构。主要的候选技术之一是FinFET技术，其中使用亚平版印刷技术形成薄的硅翅片或硅棒，从而使栅极位于翅片侧面，当处于接通状态时，完全耗尽翅片中的硅，使其形成高性能器件。Hu等的美国专利US6413802(下称“Hu”)公开了FinFET结构的一个示例，在此通过引用包含其内容。

传统的CMOS设计人员具有使用任何(受设计网格增量的限制)宽度的器件，以及栅极长度的灵活性，以便实现多种性能和功率特性。使用FinFET技术，现有的集成技术仅能实现栅极长度的变化，而不能变化宽度(FinFET的宽度是由翅片的高度确定)。器件设计中的这一限制为将现有设计移植到FinFET技术中，以及设计在设计人员工具箱中的剩余电路带来困难。

目前解决这一限制的工业解决方案已经使用由同一栅极控制的多个平行翅片。这将使所述器件的有效宽度远大于现有的网格限制。此外，很多设计稍大于最小器件，以获得类似于高性能器件的特性，且没有相同的能耗，或对于横跨芯片的线性变化(ACLV)不敏感。1翅片，2翅片，3翅片等的量化使设计稍大小最小部件成为不可能。此外，对于块状FIN集成方案，使翅片与衬底电隔离的方法较困难或昂贵，且没有产生多种器件宽度的手段。

发明内容

本发明涉及将分隔层放置在一些FinFET的下部(使用阻塞掩膜去除/减少不需要的分隔层)，且使用几个可能的掺杂方案，使在所述分隔层后面得到保护的区域非电活性。然后，当栅极在具有分隔层的翅片顶部形成图案时，形成与没有分隔层的翅片宽度不同的器件。对于可以在所述晶片上同时放置多少个不同高度的分隔层没有限制，然而，存在一个最佳的数目，以平衡设计的灵活性和制造成本。

因此，本发明首先提供了一种制造翅片型场效应晶体管(FinFET)结构的方法，该方法开始于在衬底上形成埋入氧化物层(或简单地从硅衬底开始)。接着，本发明形成翅片和邻近所述翅片的绝缘分隔层。所述翅片结构都具有相同的高度。对于翅片，所述电宽度是沿垂直于衬底或埋入氧化物层表面的方向测量的距离。本发明去除了至少某些绝缘分隔层的一部分，从而与被第二绝缘分隔层覆盖的第二翅片结构之部分相比，第一绝缘分隔层覆盖第一翅片结构更大的部分。

在去除了所述绝缘分隔层的一部分之后，本发明掺杂翅片结构，使其形成活性半导体。所述分隔层可包含扩散进所述翅片的相邻部分的掺杂杂质。这些掺杂杂质具有使该区域与所述翅片的其他区域电隔离的作用，且保持由所述分隔层保护的所述翅片部分(下部)为绝缘体。在这一过程中，具有较大分隔层的那些翅片将有较少的区域暴露而成为活性器件；具有较小分隔层的翅片将具有较多的将成为活性器件的暴露翅片。所以，在第一翅片和第二翅片之间存在着由不同尺寸的分隔层造成的掺杂差异。与第一翅片相比，在第一翅片和第二翅片之间的掺杂差异改变了第二翅片的有效宽度。

在形成栅极导体前，本发明在所述翅片结构上和所述绝缘分隔层上形成栅极绝缘体。然后，本发明在所述栅极氧化物上形成至少一个栅极导体。

这种工艺形成翅片型场效应晶体管(FinFET)，该晶体管具有在衬底上的埋入氧化物层，位于所述埋入氧化物层上的至少一个第一翅片结构和至少一个第二翅片结构。第一绝缘分隔层邻近所述第一翅片结构，第二绝缘分隔层邻近所述第二翅片结构。与被所述第二绝缘分隔层覆盖的所述第二翅片结构的部分相比，第一绝缘分隔层覆盖了所述第一翅片结构的更大的部分。

具有较大分隔层的那些翅片将接收较小面积的活性掺杂，具有较小分隔层的那些翅片将接收较大面积的活性掺杂。所以，在第一翅片和第二翅片之间存在着由不同尺寸的分隔层造成的掺杂差异。当与不必在每个晶体管内使用不同物理宽度的翅片、或在一个晶体管内使用多个翅片的情况下的第一翅片相比，第一翅片和第二翅片之间的掺杂差别改变了第二翅片的有效宽度，通常情况下需要使用。

当结合下面的描述和附图时，本发明的这些，和其他方面及目的将可以更好地理解和评价。然而，应当理解，下面的描述虽然示出了本发明的优选实施例及其许多具体细节，但是示例性的，而非限制性的。可以在本发明的范围内作出许多变化和改进，而没有脱离其主旨，且本发明包括所有这些改进。

附图说明

从下面参照附图的详细描述，可以更好地理解本发明，其中：

图1A和1B是部分完成的FinFET结构的侧视示意图和顶视示意图。

图2A和2B是部分完成的FinFET结构的侧视示意图和顶视示意图。

图3A和3B是部分完成的FinFET结构的侧视示意图和顶视示意图。

图4A和4B是部分完成的FinFET结构的侧视示意图和顶视示意图。

图5A和5B是部分完成的FinFET结构的侧视示意图和顶视示意图。

图6A和6B是部分完成的FinFET结构的侧视示意图和顶视示意图。

图7A和7B是部分完成的FinFET结构的侧视示意图和顶视示意图。

图8A和8B是部分完成的FinFET结构的侧视示意图和顶视示意图。

图9A和9B是部分完成的FinFET结构的侧视示意图和顶视示意图。

图10A和10B是部分完成的FinFET结构的侧视示意图和顶视示意图。

图11A和11B是部分完成的FinFET结构的侧视示意图和顶视示意图。

图12A和12B是部分完成的FinFET结构的侧视示意图和顶视示意图。

图13A和13B是部分完成的FinFET结构的侧视示意图和顶视示意图。

图14A和14B是部分完成的FinFET结构的侧视示意图和顶视示意图。

图15是示出了本发明的优选实施例的流程图。

具体实施方式

本发明及其多个特征和有益细节，参照附图中示出且在下面的描述中详细描述的非限制性实施例进行更充分地解释。应当指出，在附图中示出的特征不必按比例绘出。公知部件和加工技术的描述省略，以便不会不必要地模糊本发明。在本文中使用的示例仅有利于理解本发明可以实施的方式，从而使本领域的技术人员实现本发明。因此，所述示例不应解释为限制本发明的范围。

图1A-7B示出了本发明的块硅衬底实施例，图8A-14B示出了第二绝缘体上硅(SOI)结构。在所有附图中，“A”图表示剖面图，“B”图表示顶视图，示出了直线X-X′，剖面图经该直线绘制。有许多可以用于形成下述结构的工艺，且这些工艺对本领域的技术人员来说是公知的。为了避免在不必要的细节中模糊了本发明的突出特征，这些公知制造工艺的论述已经在下面的论述中省略。

更准确地说，图1A-1B示出了使用公知技术在硅衬底110上形成的两个翅片112，114。在图2A-2B中，绝缘体116(将最终成为分隔层)利用公知技术淀积在所述结构上。绝缘体116可包含设计为从绝缘体116扩散进翅片112，114中(例如，在加热时)的掺杂杂质，以使翅片的该部分与后来的活性部分电隔离。所述掺杂杂质根据将要使用的半导体杂质类型进行选择，且这种化学品对于本领域的普通技术人员来说是公知的。例如，如果同时制造互补器件(例如，NFET，PFET)，一种类型的杂质(有相对的杂质掺杂分隔层)用于第一类型的晶体管，不同类型的杂质(也有相反的杂质掺杂分隔层)用于其他类型的晶体管。在图3A-3C中，绝缘材料116使用公知技术在选择性各向异性蚀刻工艺中进行蚀刻，仅保留翅片112，114下侧壁上的绝缘材料116。所述分隔层在图中用标记118和120表示。

在图4A-4B中，使用公知技术在翅片112之一及其相应组的分隔层112上形成保护性掩膜122。这使翅片114和分隔层118露出。接着，在图5A-5B中，利用公知技术使用蚀刻(或其他类似)工艺降低分隔层118的高度。应指出的是，由于保护性掩膜122，分隔层120的高度不受该蚀刻工艺的影响。在图6A-6B中，使用公知的技术去除保护性掩膜122，且使半导体活性区域的杂质注入翅片112，114的暴露部分113，115中。分隔层118，120具有足以防止杂质穿过分隔层的材料成分和尺寸特性。而且，分隔层118，120还可包含扩散到翅片112，114的邻近部分的掺杂杂质。这些掺杂杂质增大了所述翅片器件的这一部分的阈值，且保持所述翅片的被分隔层118，120保护的所述部分(下部)作为绝缘体。在这一工艺中，具有较高分隔层的那些翅片将接收较小面积的半导体掺杂113，具有较矮分隔层的那些翅片将接收较大面积的半导体掺杂115。

所以，翅片112，114的受分隔层118，120保护的部分将不是电活性的。本领域的普通技术人员可以理解，杂质将翅片112，114的材料从不良导体改变成半导体113，115。因此，分隔层118，120的尺寸控制了翅片112，114有多少(长度、面积)成为半导体113，115。翅片的剩余部分(受分隔层118，120保护的部分)将保持为本征硅，而每个翅片112，114的暴露部分113将被掺杂而用作活性半导体。这样，分隔层118，120的尺寸控制了翅片的有效半导体宽度。

接着，如图7A和7B所述，使用公知技术在翅片上形成栅极导体和栅极氧化物124，126。在该示例中，栅极导体124，126是分离的，因此，翅片112，114形成了单独的晶体管。然而，本领域的普通技术人员可以理解，本发明同样适用于每个晶体管利用多个翅片的晶体管，其中公共栅极导体覆盖多个翅片。使用公知技术可以形成附加结构，包括附加的侧壁绝缘体，源/漏极区域，触点等。

图8A-14B示出了利用SOI结构的本发明的第二实施例。在该实施例中，从所述结构上完全去除一组分隔层。为了一致性，在第二实施例中，与上述第一实施例中同样的材料和结构使用了相同的标记。

具体而言，图8A-8B示出了使用公知技术在硅衬底110的埋入氧化物层130上形成的两个翅片112，114。在图9A-9B中，使用公知技术在所述结构上淀积绝缘体116(将最终成为分隔层)。在图10A-10C中，使用公知技术，在选择性各向异性蚀刻工艺中蚀刻绝缘体材料116，而仅留下翅片112，114的下侧壁上的绝缘体材料116。所述分隔层在附图中仍用标记118和120表示。

在图11A-11B中，使用公知技术在翅片112之一及其相关组分隔层112上形成保护性掩膜122。这样使翅片144和分隔层118暴露。接着，在图12A-12B中，利用公知技术使用蚀刻(或其他类似)的工艺去除分隔层118。应指出的是，由于保护性掩膜122，分隔层120的高度不受该蚀刻工艺的影响。在图13A-13B中，使用公知的技术去除保护性掩膜122，且使杂质注入翅片112，114中。分隔层120具有足以防止杂质穿过分隔层的材料成分和尺寸特性。而且，分隔层120还可包含扩散到翅片112的邻近部分的掺杂杂质。这些掺杂杂质保持所述翅片的被分隔层120保护的所述部分(下部)为不良导体。在这一工艺中，具有较大分隔层的那些翅片将接收较小面积的半导体掺杂113，具有较矮分隔层的那些翅片将接收较大面积的半导体掺杂115。

本领域的普通技术人员可以理解，杂质将翅片112，114的材料从本征硅变成半导体113，115。因此，分隔层120是否存在控制了翅片112有多少将成为半导体。所述翅片的剩余部分(受分隔层120保护的部分)将作为绝缘体，而翅片112的暴露部分113将成为活性半导体。这样，分隔层120的是否存在及其尺寸控制了翅片的有效半导体宽度。

接着，如图14A和14B所述，使用公知技术，在翅片上形成栅极导体和栅极氧化物124，126。在该示例中，栅极导体124，126是分离的，所以翅片112，114形成了独立的晶体管。然而，本领域的普通技术人员可以理解，本发明同样适用于在每个晶体管利用多个翅片的晶体管，其中公共栅极导体覆盖多个翅片。使用公知技术，可以形成附加机构，包括附加的侧壁绝缘体，源/漏极区域，触点等。

这一加工流程在图15的流程图中示出。具体而言，本发明开始于在衬底150上形成埋入氧化物层(或简单地从硅衬底开始)。接着，本发明形成翅片152和邻近翅片的绝缘分隔层154。所述翅片结构可以都具有相同的尺寸。本发明去除至少某些绝缘分隔层156的一部分(或完全去除)，从而与被第二绝缘分隔层覆盖的第二翅片结构相比，第一绝缘分隔层覆盖第一翅片结构更大的部分。

当去除了某些绝缘分隔层的部分或全部后，本发明掺杂所述翅片结构不受绝缘分隔层158保护的部分，使所述翅片的这些部分形成半导体。在该工艺中，具有较大分隔层的那些翅片将接收较小面积的掺杂，具有较小分隔层(或没有分隔层)的翅片将接收较大面积的掺杂。因此，在第一翅片和第二翅片之间存在着由不同尺寸的分隔层造成的掺杂差异。与第一翅片相比，在第一翅片和第二翅片之间的掺杂差异改变了第二翅片的有效宽度。

这一工艺形成了衬底上有埋入氧化物层的翅片型场效应晶体管(FinFET)，至少一个第一翅片结构和至少一个第二翅片位于所述埋入氧化物层上方。第一绝缘分隔层接近所述第一翅片结构，第二绝缘分隔层接近所述第二翅片结构。当与第二翅片结构的被第二绝缘分隔层覆盖的部分相比时，第一绝缘分隔层覆盖了第一翅片结构的更大部分。这就形成了并非为翅片的全部高度的FinFET。

具有较大分隔层的那些翅片将接收较小面积的活性掺杂，具有较小分隔层的那些翅片将接收较大面积的活性掺杂。所以，在第一翅片和第二翅片之间存在着由不同尺寸的分隔层造成的掺杂差异。与不必在每个晶体管内使用不同物理宽度的翅片或使用多个翅片的第一翅片相比，在第一翅片和第二翅片之间的掺杂差异改变了第二翅片的有效宽度，这在通常情况下需要使用。

虽然已经根据优选实施例描述了本发明，但本领域的技术人员将认识到，本发明可以在所附权利要求的主旨和范围内改进。