实时波形平滑滚动及与背景图象叠加显示的方法和电路

摘要

一种实时波形平滑滚动及与背景图象叠加显示的方法和电路，是在有800×600显示器的嵌入式系统中，设置一片现场可编程逻辑阵列(FPGA)和一组片外高速存储器(SRAM)，FPGA的工作频率不低于36MHz；所述方法利用FPGA内带的可灵活定义的块存储器设定显示缓存器和其他功能部件，显示起点控制精度达到水平扫描线的任意一点，故可以实现多个波形窗口按任意速度平滑滚动。

说明书

技术领域  本发明涉及对用静态方法显示可变信息的指示装置进行控制的方法和电路，尤其涉及在通用的目视指示器上实现图象叠加和滚动显示，特别是在嵌入式系统中增设FPGA(Field Programmable Gate Array，现场可编程逻辑阵列)器件对动态和静态图象进行叠加，对实时波形实现连续、平滑滚动的方法和电路。

背景技术  在临床医学、工业控制、军事科学、测试仪器等应用视频显示的场合，经常需要对动态波形和静态图象进行叠加监测。理想的监测方式是选择水平或垂直方向为时间坐标，使显示信息随时间连续、平滑滚动。常见的技术方案包括：通过软件对显示缓冲区的显示信息进行整块数据移动，这需要耗费CPU大量的时间来完成，往往影响到系统的实时性；另一种是控制专用显示芯片的水平起始位置寄存器，这种方法难以同时显示静止的背景和实现多窗口、非等速滚动；第三种是把两块显示卡的数据合成，例如中国专利CN 1086487C(申请号：95109947.7)公开了一种名为“生物信号推进式滚动显示的全隔离的数据采集系统与方法”的技术方案，其需要同步两者的时钟且无法实现三个以上窗口的滚动并且增加了硬件成本。所有这些方法本质上都不适用于由微控制器组成的对速度、成本和实时性都有严格限制的嵌入式系统。

发明内容  本发明要解决的技术问题是避免上述现有技术的不足之处而提出一种在用于显示的嵌入式系统中增设一现场可编程逻辑阵列(FPGA)器件和一组片外高速存储器(SRAM)的方法。本方法利用FPGA内带的可灵活定义的块存储器设定显示缓存器和其他功能部件，显示起点控制精度达到水平扫描线的任意一点，能够实现多个波形窗口按任意速度平滑滚动。

本发明解决上述技术问题所采用的方法包括步骤：

A.基于嵌入式系统中800×600的显示器，包括CRT、LCD和TFT；

尤其是：还包括步骤

B.在显示驱动电路与显示信号输入电路之间设置一片现场可编程逻辑阵列(FPGA)和一组片外高速存储器(SRAM)，设置所述现场可编程逻辑阵列(FPGA)的工作频率不低于36MHz；

C.在现场可编程逻辑阵列(FPGA)中设定一显示缓存器，其数据输入线与数据输出线各自独立，宽度各自为12bit；

D.在现场可编程逻辑阵列(FPGA)中设定一外部显示存储器地址发生器，产生17bit宽度的连续地址，访问128K×16bit的片外显示存储器，在场回扫期间以并行方式读入一行波形的显示信息；

E.在现场可编程逻辑阵列(FPGA)中设定一内部显示缓存器地址发生器，其地址宽度在8bit和10bit之间可变；在行扫描逆程时段是8bit结构，指向FPGA内部160个12bit字宽的显示缓存器；在行扫描正程是10bit结构，把160个字分解成640个3bit字宽的字段；在行扫描逆程时段之前8位地址发生器有一次清零操作，使显示信息从起点存放；在行扫描逆程时段之后10位地址发生器有一次加载操作，加载地址通过软件设定，加载地址的增量或减量操作可使显示的起点后移或前移，由此产生波形连续滚动的视觉效果；

F.在现场可编程逻辑阵列(FPGA)中设定一由4个多路开关组成的波形调色盘，内部显示缓存器输出的12bit字段被多路开关1选出3位灰阶代码，多路开关2～4选出3位颜色代码，输出波形色码；

G.在现场可编程逻辑阵列(FPGA)中设定一字符代码存储区，存储所使用的要在显示屏上显示的字符，再设定一字符调色盘，根据波形颜色和背景颜色决定字符的颜色，字符调色盘在决定字符颜色时，是由软件进行判断的；其输出字符色码到显示合成与输出器；显示合成与输出器输出到显示驱动部分；

H.在现场可编程逻辑阵列(FPGA)中设定7个窗口位置编码器，每个窗口位置编码器内含10位计数锁存器，用来设定每个窗口在屏幕垂直方向上边框的位置；第一个窗口的上边框为屏幕的最顶部，无须用编码器来确定，然后这7个窗口位置编码器确定第2～7个窗口的位置；相应的，还在现场可编程逻辑阵列(FPGA)中设定7个计数比较器，当相应的窗口位置编码器中设定的锁存数据与当前计数器的值相同时，该比较器输出一个3位字段，去控制波形颜色和控制波形起点；

I.在现场可编程逻辑阵列(FPGA)中设定8个锁存器，每个锁存器低10位是加载地址，高3位是窗口颜色，当扫描线自上而下扫描时，相应窗口的起点地址经相应数据选通开关选通，加至显示缓存器地址发生器；

J.在现场可编程逻辑阵列(FPGA)中设定一键盘入口，接收键盘发来的指令；所述键盘发来的指令包括向前滚动指令，向后滚动指令，选择窗口指令，选择颜色指令；

K.在现场可编程逻辑阵列(FPGA)中设定一逻辑控制单元，控制各个部分按步骤工作。

本发明FPGA芯片的17只引脚被设定为SRAM的地址总线；16只引脚被设定为SRAM的数据总线；4只引脚设定为SRAM的片选信号；点时钟发生器的输出PCK接入FPGA的一个引脚；FPGA的PCLK脚接显示驱动芯片的PCLK脚；显示驱动芯片的RH、RM、RL引脚，GH、GM、GL引脚，BH、BM、BL引脚分别接入FPGA的9个引脚；显示驱动芯片的TO0-、TO0+，TO1-、TO1+，TO2-、TO2+，TOC-、TOC+输出接显示器。

本发明在行扫描正程从软件设定的起始地址开始，用点时钟把显示信息从显示缓存器中取出，逐点与软件设定的窗口颜色代码复合，经颜色查找表变换后与背景信息合成输出到外部显示器。在本方案中，外部显示存储器采用高速SRAM，速度与字宽能够保证在行扫描逆程读入一整行显示信息。片内显示缓存器输入与输出数据线分离，输入数据宽度与外部显示存储器一致，便于高速并行取入数据；输出数据宽度对应一个光点，以保证滚动的平滑性。滚动波形信息与静止背景信息由点时钟同步，经合成、变换后在屏幕上显示。

本发明不依赖于任何通用显示部件和专用显示器件，不局限于某种特定的CPU和总线结构，对各种标准或非标准的显示模式、各种常见的显示器(CRT、TFT、LCD等)均能适用。与现有技术相比，具有以下显著优点：

1.最小占用CPU速度资源；

2.结构灵活，易于扩展；

3.高集成度、高可靠性、低成本、低功耗。

附图说明

图1是本发明各功能部件设置方框图；

图2是本发明中显示存储器、显示缓存器地址发生器电原理图；

图3是本发明中显示缓存器与颜色变换电原理图；

图4是本发明中窗口位置设定电原理图；

图5是本发明中波形起始位置与颜色设定电原理图；

图6是本发明中显示存储器、显示缓存器基本时序图；

图7是本发明中窗口刷新与滚动操作软件流程图；

图8是本发明的电路接线图。

具体实施方式以  下结合附图所示最佳实施例对本发明作进一步详述：显示系统的设计属于已知技术，本方法在此不予涉及。由图1可知：本发明基于嵌入式系统中的800×600的显示器，所述的显示器包括CRT、LCD和TFT；

尤其是：

在显示驱动电路与显示信号输入电路之间设置一片现场可编程逻辑阵列(FPGA)和一组片外高速存储器201(SRAM)；设置FPGA的工作频率不低于36MHz；

在现场可编程逻辑阵列(FPGA)中设定一显示缓存器102，其数据输入线与数据输出线各自独立，宽度各自为12bit；

在现场可编程逻辑阵列(FPGA)中设定一外部显示存储器地址发生器101，产生17bit宽度的连续地址，访问128K×16bit的片外显示存储器201，在场回扫期间以并行方式读入一行波形的显示信息；

在现场可编程逻辑阵列(FPGA)中设定一内部显示缓存器地址发生器103，起点位置信息202和点时钟203输入控制信息，其地址宽度在8bit和10bit之间可变；在行扫描逆程时段是8bit结构，指向FPGA内部160个12bit字宽的显示缓存器102；在行扫描正程是10bit结构，把160个字分解成640个3bit字宽的字段；在行扫描逆程时段之前8位地址发生器有一次清零操作，使显示信息从起点存放；在行扫描逆程时段之后10位地址发生器有一次加载操作，加载地址通过软件设定，加载地址的增量或减量操作可使显示的起点后移或前移，由此产生波形连续滚动的视觉效果；

在现场可编程逻辑阵列(FPGA)中设定一由4个多路开关组成的波形调色盘106，内部显示缓存器102输出的12bit字段被多路开关1选出3位灰阶代码，多路开关2～4选出3位颜色代码，输出波形色码；

窗口位置信息204输入到颜色寄存器107，然后再将颜色代码输入到波形调色盘106；

在现场可编程逻辑阵列(FPGA)中设定一字符代码存储区，存储所使用的要在显示屏上显示的字符，再设定一字符调色盘105，根据波形颜色和背景颜色决定字符的颜色，字符调色盘在决定字符颜色时，是由软件进行判断的；其输出的字符色码到显示合成与输出器108；显示合成与输出器输出到显示驱动部分。

在现场可编程逻辑阵列(FPGA)中设定一键盘入口，接收键盘发来的信息；所述键盘发来的信息包括起点位置信息和窗口位置信息，即：向前滚动指令，向后滚动指令，选择窗口指令，选择颜色指令。

为了使在现场可编程逻辑阵列(FPGA)高速工作，各个部分按程序步骤工作主要是由逻辑控制硬件单元控制完成的。

由图2和图6可知：U2、U7组成17位宽度的显示存储器地址发生器。在行扫描逆程的适当时段t1--t2，在点时钟PLK的作用下产生线形连续地址，寻访FPGA片外128K×16位显示存储器，当场扫描逆程到来时VRET有效，地址发生器回零，循环往复完成显示信息的刷新读取。

由于波形为8级灰阶，12位字宽可包含4个点的显示信息，故640点/每行需要160个访问周期。图6中取点时钟PLK为36MHz，每个访问周期为27.8ns，每行存取时间t2--t1为4.45μs，小于行逆程规定的6.22μs，表明该时间段满足相应标准显示模式的时序要求。U10、U1串联组成8位和10位可变宽度的显示缓存器地址发生器。在行扫描逆程的t1--t2时段是8位结构，指向FPGA内部160个12位字宽的显示缓存器；在行扫描正程是10位结构，把160个字分解成640个3位宽的字段。在t1--t2时段之前8位地址发生器有一次清零操作，使显示信息从起点存放；在t1--t2时段之后10位地址发生器有一次加载操作，加载地址WQ[9:0]通过软件设定。加载地址的增量或减量操作可使显示的起点后移或前移，由此产生波形连续滚动的视觉效果。

图3中U13是FPGA内部一个160×12位的读/写存储器，构成波形信息的显示缓存器。DI[11:0]是输入数据线，存入信息时它以线形连续地址方式访问；DO[11:0]是输出数据线，取出信息时它以环行连续地址方式访问。输出的12位字段由多路开关U15按点抽取，得到表示光点8级灰阶的3位信息GY[2:0]；多路开关U16、U17、U18根据当前窗口选择表示光点8种颜色的3位信息GY[5:3]，通过U19(波形调色盘)完成光点颜色和灰阶的查找变换，输出到合成器。

由图4可知，在现场可编程逻辑阵列(FPGA)中设定7个窗口位置编码器，用于设定窗口位置与高度，得到相应的窗口编码WS[2:0]。软件通过U21、U26等共7个10位锁存器设定每个窗口在垂直方向的上限，第1个窗口的上限默认为显示屏顶端。通过U25、U27等7个10位比较器与当前行计数V[9:0]比较，产生窗口编码WS[2:0]，用于选择波形颜色和控制波形起点。

由图5可知，在现场可编程逻辑阵列(FPGA)中设定8个锁存器，用于建立各窗口的加载地址和颜色信息。U28、U29等8个锁存器低10位是加载地址，高3位是窗口颜色。当扫描线自上而下扫描时，相应窗口的起点地址经U30、U31等8个数据开关选通，对显示缓存器地址发生器加载；同时把该窗口的颜色信息送给U16、U17、U18。修改每个窗口的加载地址将改变波形的定位，而连续地增量或减量加载地址即可实现波形平滑滚动。

由图7可知，本发明还设置有控制软件，用于设定窗口位置和颜色，刷新窗口，确定窗口起点增量和间量(向前滚动、向后滚动)，以及其他操作。

由图8可知，U114为FPGA芯片，U111、U110、U112和U113为高速SRAM芯片组，还有显示驱动芯片U121和点时钟发生器X3；U114的第166、168、173、175、178、180、182、188、187、181、195、179、191、189、193、199脚被设定为SRAM的地址总线；U114的第6、205、203、202、204、206、7、8、164、162、151、150、152、163、165、167脚被设定为SRAM的数据总线；U114的第200、192、201、15脚设定为SRAM的片选信号；点时钟发生器的输出PCK接U114的第77脚；U114的第113脚PCLK接U121的第26脚PCLK；U121的RH、RM、RL引脚，GH、GM、GL引脚，BH、BM、BL引脚分别接入U114的相应引脚；U121的TO0-、TO0+，TO1-、TO1+，TO2-、TO2+，TOC-、TOC+输出接显示器。在此实施例中，U114选用XC2S50-5PQ208C，U110～U113选用W24L010，U121选用DS90CF363。

以本发明上述方案为基础，可以产生其它几种扩展结构型式。包括：

1.实现其它各种标准或非标准的显示分辨率；

只需根据特定的显示模式修改点时钟PLK的频率及其它显示信号的时序，调整图1各地址发生器的周期和外部显示存储器的容量。

2.实现更多的波形灰阶；

波形的光滑度取决于显示分辨率和颜色的灰阶。在以上方案中扩充图2中U13、U19的容量很容易实现16级灰阶。如要实现16级以上灰阶，还应调整外部显示存储器的容量以及相关控制逻辑，以适应本方案中利用行扫描逆程存取外部显示信息的结构特点。扩展数据存取宽度是解决显示高分辨率、高色阶的便捷方法。在以上方案中把数据存取宽度扩展到32位对单一颜色可实现256级灰阶，大大超过入眼对灰阶的识别能力。

3.改变滚动窗口的数量；

可以将图4中锁存器、比较器等相关电路适当增减以改变滚动窗口的数量。

4.实现窗口叠加；

把本方案相关电路复制、组成32位结构，将图3中U19(波形调色盘)输出的数字波形信息合成即可实现两层波形屏的叠加。根据具体情况可以适当简化以节省FPGA内部资源。

5.实现全彩色图象窗口的平滑滚动；

如果要在同一窗口中滚动显示全彩色的图象，只需取消图3和图5中的窗口颜色设定电路而把灰阶信息的宽度适当扩展。例如扩展为8位可以显示256色的图象。增加显示信息宽度要保证在场扫描逆程读取数据的时序要求得到满足。

实践证明，本发明最大限度地减少了软件开销，从而减少了对CPU速度、显示存储器、显示缓存器容量等资源占用，实时对动态波形与显示静止的背景叠加和实现多窗口、非等速滚动。