用于在系统LSI中串行数据传送的数据传送装置

摘要

一种数据传送装置，包括：多个选择器，每一个选择器具有两个输入和一个输出；以及选通数据传送的传输门，其中多个选择器的一种输入按照传送位的布置顺序连接到数据总线的各个位，而另一种输入按照顺序连接到其它选择器的输出，传输门连接到多个选择器的末级选择器的输出，当传输使能信号处于非状态时，数据总线的各相应位的数据设置在各个选择器中，而当将传输使能信号处于推断状态时，多个选择器和传输门连接，以串行传送数据，且将所设置的数据在连接状态下借助于由选择器间延迟时间引起的延迟动作来串行传送。

说明书

技术领域

本发明涉及用于对系统LSI内部的数据进行电路间串行传送的数据传送装置。

背景技术

近些年来，系统LSI随着在其中合并更多的功能而增加尺寸，用于系统LSI内部的电路间数据传送的电路和布线也随之增加。特别是，实际用于连接系统LSI中的内部组件的布线占据系统LSI中的布线资源的很大一部分，直接导致系统LSI尺寸的增加，也就是成本的增加。

为了解决该情况，已经提出一种用于串联连接系统LSI中的电路的方法。图17A中示出了根据该方法的现有数据传送装置，该装置包括传输数据总线90、触发器91a-91e、选择器92a-92d、缓冲器93、倍增器(PLL)94等，其操作如图17B所示。

更具体地，通过倍增器94倍增系统时钟信号CLK，以便于产生高速传输使能信号Ssen并将其施加到触发器91a-91d的时钟输入。

当数据设置信号DS处于“L”电平的推断状态(asserted state)，选择器92a-92d选择“L”电平输入，并分别输出传输数据总线90上的位A3-A0，而缓冲器93因为处于末级的作为传输门的触发器91e关闭而输出处于“L”电平的连续信号。

响应于数据设置信号DS变换到“H”电平，数据传送装置进入串行传送模式。由此触发器91a-91d和选择器92a-92d串联连接。而且，与传输门91e相关的传送时钟Str从“L”电平上升到“H”电平。因此，无论什么时候只要当来自倍增器94的传输使能信号Ssen上升时，各个位值从传输门91e和缓冲器93串行输出。

根据现有技术的串行传送通过时钟信号来实现。因此，如果要实现高速传送，就必须使时钟高于系统所必需的时钟。这样，产生这种时钟的倍增器94就是必不可少的。

发明内容

根据本发明的对应于串行传输电路的数据传送装置包括：多个选择器，每一个具有两个输入和一个输出；以及选通数据传送的传输门。多个选择器的每一个中的两个输入的其中之一按照传送位的布置顺序连接到数据总线的各个位。多个选择器的其它输入按照传送位的布置顺序连接到其它选择器的输出。传输门连接到多个选择器的末级选择器的输出。当传输使能信号处于非状态(negated state)时，对多个选择器的每一个设定数据总线的相应位的数据。而且，当将传输使能信号设置成推断状态时，多个选择器和传输门以可以串行传送数据的方式连接。在这种连接状态下，通过由选择器间延迟时间引起的延迟动作的方法可以串行传送所设定的数据。作为可能的结构，相同类型的选择器可以用于传输门，且可以将用于放大的缓冲器插入在选择器之间。

该结构的一个示例进一步提供具有与前述数据传送装置相同结构的第二串行传输电路，其中当传输使能信号处于非状态时，对包含于第二串行传输电路的多个选择器，设置在表示传送周期的一个传送周期内相同逻辑连续的数据(第二数据)来代替数据总线上的数据，并且，当将传输使能信号设置为推断状态时，第二串行传输电路的多个选择器和传输门以第二数据可以被串行输出的方式连接。在这种连接状态，通过由选择器间的延迟时间引起的延迟动作的方法来按照接收使能信号的形式串行传送第二数据。

附图说明

通过举例的方式但并不限于附图中的图形来说明本发明，其中相似的参考标记表示相似的元件，其中：

图1A是示出根据本发明实施例1的数据传送装置中的串行传输电路的结构的电路图。

图1B是示出图1A的数据传送装置的操作的时序图。

图2A是示出根据本发明实施例2的数据传送装置中的串行传输电路的结构的电路图。

图2B是示出图2A的数据传送装置的操作的时序图。

图3A是示出根据本发明实施例3的数据传送装置中的串行传输电路的结构的电路图。

图3B是示出图3A的数据传送装置的操作的时序图。

图4A是示出根据本发明实施例4的数据传送装置中的串行传输电路的结构的电路图。

图4B是示出图4A的数据传送装置的操作的时序图。

图5A是示出根据本发明实施例5的数据传送装置中的串行传输电路的结构的电路图。

图5B是示出图5A的数据传送装置的操作的时序图。

图6A是示出根据本发明实施例6的数据传送装置中的串行传输电路的结构的电路图。

图6B是示出图6A的数据传送装置的操作的时序图。

图7A是示出根据本发明实施例7的数据传送装置中的串行接收电路的结构的电路图。

图7B示出图7A的数据传送装置的操作的时序图。

图8A是示出根据本发明实施例8的数据传送装置中的串行接收电路的结构的电路图。

图8B是示出图8A的数据传送装置的操作的时序图。

图9A是示出根据本发明实施例9的数据传送装置中的串行接收电路的结构的电路图。

图9B是示出图9A的数据传送装置的操作的时序图。

图10A是示出根据本发明实施例10的数据传送装置中的串行接收电路的结构的电路图。

图10B是示出图10A的数据传送装置的操作的时序图。

图11A是示出根据本发明实施例11的数据传送装置中的总线主控电路和多个总线受控电路的结构的电路图。

图11B是在根据实施例11的传送装置中的多种形式的数据的结构说明。

图12A是根据实施例11的数据传送装置中的串行传输电路的结构的电路图。

图12B是示出根据实施例11的修改示例的数据传送装置中的串行传输电路的结构的电路图。

图13A是示出根据本发明实施例12的数据传送装置中的串行传输电路的结构的电路图。

图13B是示出根据实施例12的修改示例的数据传送装置中的串行传输电路的结构的电路图。

图14是示出根据本发明实施例13的数据传送装置中的串行传输电路的结构的电路图。

图15A是示出根据实施例13的数据传送装置中的串行接收电路的结构的电路图。

图15B是示出图15A的数据传送装置的操作的时序图。

图16A是示出根据实施例14的数据传送装置中的串行传输电路的结构的电路图。

图16B是图16A的数据传送装置中的数据的结构说明。

图16C是示出图16A的数据传送装置的操作的时序图。

图17A是根据现有技术的数据传送装置的电路图。

图17B是示出图17A的数据传送装置的操作的时序图。

具体实施方式

下文中，将参考附图来详细描述根据本发明优选实施例的数据传送装置。实施例1至6涉及数据传送装置的串行传输电路。

实施例1

图1A是示出根据本发明实施例1的数据传送装置中的串行传输电路的结构的电路图。在图1A中，参考数字10表示串行传输电路，参考数字1表示用于传输的具有多个位线的数据总线。参考数字2表示触发器。参考数字3表示用于输出的缓冲器。参考标记4a-4e表示选择器。参考标记4f表示作为传输门的选择器。参考标记5a-5e表示用于放大的缓冲器。参考标记CLK表示系统时钟，其为系统LSI中的基础时钟。参考标记Si表示传送起始指令信号。参考标记Ssen表示传输使能信号。参考标记Sout表示串行传送数据。

多个选择器4a-4f和多个缓冲器5a-5e以交替方式串联连接。传输数据总线1的各个位B0-B4连接到选择器4a-4e的“H”电平输入。选择器4a-4e的各个输出经由缓冲器5a-5e连接到各个后级中的选择器4b-4f的“L”电平输入。传输总线1的各个位按照传送位的布置顺序连接到选择器4a-4e。

第一级选择器4a的“L”电平输入连接到接地侧“L”电平。作为传输门的选择器4f的“H”电平输入连接到接地侧“L”电平。

选择器4f的输出连接到缓冲器3。缓冲器5a-5e的输出分别连接到各后级中的选择器4b-4f的“L”电平输入。

除用作传输门的选择器4f之外，选择器4a-4e的总数量等于传输数据总线1的位B0-B4的总数量。选择器4a-4f串联连接，而缓冲器5a-5e间插其间。

触发器2响应于传送起始指令信号Si产生并输出与系统时钟CLK同步的传输使能信号Ssen。向选择器4a-4f的各选择控制输入提供传输使能信号Ssen。传送起始指令信号Si和传输使能信号Ssen为负逻辑。

选择器4a-4f当传输使能信号Ssen为逻辑“H”时选择并输出高侧“H”电平输入，且当传输使能信号Ssen为逻辑“L”时选择并输出低侧“L”电平输入。更为具体地，当传输使能信号Ssen处于“H”电平时，选择器4a-4e选择传输数据总线1侧，而选择器4f选择接地侧“L”电平。当传输使能信号Ssen处于“L”电平时，选择器4a选择接地侧“L”电平，而选择器4b-4f选择各前级中的缓冲器5a-5e的输出。

接下来基于图1B描述前述数据传送装置的操作。

当传输使能信号Ssen处于“H”电平(高电压电平)且处于非状态(信号无效)，选择器4a-4e选择传输总线1的各个位B0-B4，而作为传输门的选择器4f选择接地侧“L”电平(低电压电平)。将选择器4a-4e的输出经由缓冲器5a-5e传输到各个后级中的选择器4b-4f。在前述状态中，用作传输门的选择器4f在当传输使能信号Ssen处于“H”电平的非状态时的期间内选择接地侧“L”电平。因此，从缓冲器3输出的串行传送数据Sout产生处于“L”电平的连续数据，而不用考虑位B0-B4的值。

接着，当将负逻辑的传送起始指令信号Si输入到触发器2时，系统时钟CLK上升，传输使能信号Ssen转换为“L”电平状态，在经过触发器2的准备时间τs之后，产生推断状态(信号有效)。串行传输电路10由此转换为串行传送模式。

结果，将选择器4a-4e连接到传输数据总线1侧的布置改变为选择器4a-4f串联的布置。在改变之后的瞬间，选择器4a-4e的输出和缓冲器5a-5e的输出仍保持分别连接到它们的位B0-B4的值。

下面描述串行传送模式的操作。在各选择器之间存在包括一个缓冲器延迟的延迟。其延迟时间是指选择器间延迟时间τ₁。传输使能信号Ssen为推断之后，在经过选择器间延迟时间τ₁后的定时T₁经过时，第一级选择器4a和缓冲器5a的输出中的位B0的值传送到后级选择器4b和缓冲器5b的输出。相应地，选择器4b和缓冲器5b的输出中的位B1的值传送到后级选择器4c和缓冲器5c的输出，选择器4c和缓冲器5c的输出中的位B2的值传送到后级选择器4d和缓冲器5d的输出，选择器4d和缓冲器5d的输出中的位B3的值传送到后级选择器4e和缓冲器5e的输出，选择器4e和缓冲器5e的输出中的位B4的值传送到选择器4f。而且，将位B4的值作为串行传送数据Sout的第一位经由缓冲器3输出。

在串行传送的情况中，在之前立即选择接地侧“L”电平的作为传输门的选择器4f中，选择器4e和缓冲器5e的输出中的位B4的值作为串行传送数据Sout的第一位传送并输出，尽管其输出通过缓冲器3的延迟时间τb被延迟(同样应用于下述说明)。在这段时间内，第一级选择器4a选择接地侧“L”电平且其输出处于“L”电平。

在定时T₁之后经过选择器间延迟时间τ₁之后的定时T₂，选择器4b的输出中的位B0的值传送到后级选择器4c的输出，选择器4c的输出中的位B1的值传送到后级选择器4d的输出，选择器4d的输出中的位B2的值传送到后级选择器4e的输出，选择器4e的输出中的位B3的值传送到选择器4f的输出。而且，将位B3的值经由缓冲器3输出，串行传送数据Sout的传送数据由此从位B4改为位B3。在这段时间内，第一级选择器4a仍选择接地侧“L”电平，选择器4a和4b的输出产生“L”电平。

在定时T₂之后又经过选择器间延迟时间τ₁之后的定时T₃，将位B0的值传送到选择器4d的输出，将位B1的值传送到选择器4e的输出，并将位B2的值传送到选择器4f的输出。而且，将位B2的值经由缓冲器3输出，且串行传送数据Sout的传送数据由此从位B3改变成位B2。在这段时间内，第一级选择器4a仍选择接地侧“L”电平，选择器4a至4c的输出产生“L”电平。

在定时T₃之后又经过选择器间延迟时间τ₁之后的定时T₄，将位B0的值传送到选择器4e的输出，将位B1的值传送到选择器4f的输出，且串行传送数据Sout的传送数据从位B2改变成位B1。在这段时间内，第一级选择器4a仍选择接地侧“L”电平，且选择器4a至4d的输出产生“L”电平。

在定时T₄之后又经过选择器间延迟时间τ₁之后的定时T₅，位B0的值传送到选择器4f的输出，并且串行传送数据Sout的传送数据由此从位B 1改变成位B0。在这段时间内，第一级选择器4a仍选择接地侧“L”电平，且选择器4a至4e的输出产生“L”电平。

从定时T₁至T₅，串行传送数据Sout按照B4、B3、B2、B1和B0的顺序进行转换。

随着时间的进一步流逝，选择器4f的输出进入“L”电平，这导致处于“L”电平的连续数据输出，直到输入下一个传送起始指令信号Si为止。更为具体地，当将初始存在于选择器4a中的位B0作为串行传送数据Sout的最后数据成功传送时，则在最后一步输出处于“L”电平的连续数据，由此完成串行传送。

如上所述，根据由选择器间延迟时间τ₁引起的延迟动作结合选择器4a-4f串联连接来实现串行数据传送。这种串行传送不通过传送时钟，而通过串行传输电路自身包括的延迟动作来实现。

其后，当传送起始指令信号Si再次改变为“H”电平，选择器4a-4e选择传输数据总线1侧，相应获得设置在传输数据总线1上的新位B0’-B4’的值。

在前述处理中，选择器间延迟时间τ₁相对于系统时钟CLK的循环非常短，由此实现实质上高速度的串行传送。

在前述处理中，当传输使能信号Ssen处于“H”电平的非状态时，作为传输门的选择器4f选择“L”电平，当传输使能信号Ssen处于“L”电平的推断状态时，第一级选择器4a相应选择“L”电平，这样在不进行数据传送的时间内串行传送数据Sout可以为处于“L”电平的连续数据。为了简化，将数据串固定以防止在非传送周期内传送错误数据。被固定的数据串可以为处于“H”电平的连续数据，在这种情况下，当传输使能信号Ssen处于非状态时，作为传输门的选择器4f选择“H”电平，而当传输使能信号Ssen处于推断状态时，第一级选择器4a选择“H”电平。传送起始指令信号Si和传输使能信号Ssen可以用正逻辑来取代负逻辑。

如上所述，根据实施例1，串行数据传送不与时钟同步，而是通过选择器间延迟时间的方式在每一延迟时间传送数据从而得到执行，由此不必提供产生串行传送所必需的高速时钟的倍增器(PLL)。而且，在数据传送中不使用时钟导致减小门规模。因此，由于减小门规模使半导体元件尺寸减小，并且由此减小用于半导体元件的布线资源，所以可以实现价廉的LSI。

实施例2

下面参考图2A和图2B描述根据本发明实施例2的数据传送装置。根据实施例2的数据传送装置包括用作数据保持电路的锁存器。在图2A中，参考数字10表示串行传输电路，参考数字1表示用于传输的具有多个位线的数据总线，参考数字3表示缓冲器，参考标记4a-4d表示选择器，参考标记4e表示作为传输门的选择器，参考标记6a-6e表示作为数据保持电路的锁存器，参考标记DS表示数据设置信号，而参考标记Ssen’表示传输使能信号。

多个选择器4a-4e和多个锁存器6a-6e以它们交替设置的方式串联连接。传输数据总线1的各个位C0-C3连接到选择器4a-4d的“H”电平输入。选择器4a-4d的各个输出经由锁存器6a-6d连接到各个后级中的选择器4b-4e的“L”电平输入。传输总线1的各个位按照传送位的布置顺序连接到选择器4a-4d。第一级选择器4a的“L”电平输入和作为传输门的选择器4e的“H”电平输入连接到接地侧“L”电平。选择器4e的输出经由锁存器6e连接到缓冲器3。锁存器6a-6d的输出分别连接到各后级中的选择器4b-4e的“L”电平输入。最后一级锁存器6e的输出连接到缓冲器3。

除用作传输门的选择器4e之外，选择器4a-4d的总数量等于传输数据总线1的位C0-C3的总数量。选择器4a-4e串联连接，锁存器6a-6d间插其间。低逻辑的传输使能信号Ssen’提供到锁存器6a-6e的各个门输入。

当数据设置信号DS处于“H”电平的推断状态时，选择器4a-4e选择并输出高侧“H”电平输入端的信号，而当数据设置信号DS处于“L”电平的非状态时，选择并输出低侧“L”电平输入端的信号。更为具体地，当数据设置信号DS处于推断状态时，选择器4a-4d选择传输数据总线1侧，而作为传输门的选择器4e选择接地侧“L”电平。当数据设置信号DS处于非状态时，在第一级中的选择器4a选择接地侧“L”电平，而选择器4b-4e选择各前级中的锁存器6a-6d的输出。

下面参考图2B描述前述数据传送装置的串行传输电路的操作。

当数据设置信号DS处于“H”电平的推断状态时，选择器4a-4d选择传输数据总线1的各个位C0-C3。选择器4a-4d的输出对应于传输数据总线1的各个位C0-C3。各个位C0-C3保持在锁存器6a-6d中。当数据设置信号DS处于“H”电平的推断状态时，作为传输门的选择器4e选择接地侧“L”电平。因此，从缓冲器3输出的串行传送数据Sout产生处于“L”电平的连续数据，而不用考虑位C0-C3的值。

接着，将数据设置信号DS转换到“L”电平的非状态。然后，在传输使能信号Ssen’转换到“L”电平的推断状态中，串行传输电路10转换到串行传送模式。结果，选择器4a-4d连接到传输数据总线1侧的布置改变为选择器4a-4e和锁存器6a-6e串联连接的布置。在改变之后的瞬间，各个锁存器6a-6d保持位C0-C3的值。

下面描述串行传送模式的操作。

在选择器之间存在包括一个选择器延迟和一个锁存器延迟的延迟。其延迟时间称之为选择器间延迟时间τ₂。

在传输使能信号Ssen’被推断后经过选择器间延迟时间τ₂之后的定时T₁，保持在第一级锁存器6a中的位C0的值经由后级中的选择器4b传送到后级中的锁存器6b。保持在锁存器6b中的位C1的值经由后级中的选择器4c传送到后级中的锁存器6c。保持在锁存器6c中的位C2的值经由后级中的选择器4d传送到后级中的锁存器6d。保持在锁存器6d中的位C3的值经由后级中的选择器4e传送到后级中的锁存器6e。而且，将保持在锁存器6e中的值“L”作为串行传送数据Sout的第一位经由缓冲器3输出，尽管其输出经过缓冲器3的延迟时间被延迟(下述说明中同样如此)。在这段时间内，第一级选择器4a选择接地侧“L”电平且其输出处于“L”电平。

在定时T₁后又经过选择器间延迟时间τ₂之后的定时T₂，锁存器6b输出中的位C0的值传送到后级中的锁存器6c。锁存器6c输出中的位C1的值传送到后级中的锁存器6d。锁存器6d输出中的位C2的值传送到末级中的锁存器6e。而且，位C2的值经由缓冲器3输出。串行传送数据Sout的传送数据从位C3改变成位C2。在这段时间内，第一级选择器4a仍然选择“L”电平，且选择器4a和4b的输出处于“L”电平。

在定时T₂后又经过选择器间延迟时间τ₂之后的定时T₃，位C0的值传送到锁存器6d。锁存器6d输出中的位C1的值传送到末级中的锁存器6e。而且，位C1的值经由缓冲器3输出。串行传送数据Sout的传送数据从位C2改变成位C1。在这段时间内，第一级选择器4a仍然选择“L”电平，且锁存器6a-6c的输出处于“L”电平。

在定时T₃后又经过选择器间延迟时间τ₂之后的定时T₄，位C0的值传送到末级中的锁存器6e。而且，位C0的值经由缓冲器3输出。串行传送数据Sout的传送数据从位C1改变成位C0。在这段时间内，第一级选择器4a仍然选择“L”电平，且锁存器6a-6d的输出处于“L”电平。

随着时间的进一步流逝，末级锁存器6e的输出进入“L”电平，且继续为处于“L”电平的连续数据，直到下一个数据设置信号DS上升为止。更为具体地，当将初始存在于锁存器6a中的位C0作为串行传送数据Sout的最后数据成功传送时，在最后一步输出处于“L”电平的连续数据，由此完成串行传送。

如上所述，根据由选择器间延迟时间τ₂引起的延迟动作结合选择器4a-4e串联连接来实现串行数据传送。在根据实施例2的串行传输电路中，串行传送不通过传送时钟，而通过串行传输电路自身包括的延迟动作来实现。

其后，当数据设置信号DS再次改变为“H”电平时，锁存器6a-6d选择传输数据总线1侧。根据选择，锁存器6a-6d取得设置在传输数据总线1上的新位C0’-C3’的值。

在前述处理中，延迟时间τ₂相对于系统时钟CLK的循环非常短，由此获得实质上高速的串行传送。

在前述处理中，当数据设置信号DS处于“H”电平的推断状态时，作为传输门的选择器4e选择“L”电平。为了符合选择，当数据设置信号DS处于“L”电平时，第一级选择器4a选择“L”电平。这种选择的目的是在没有传送数据时将串行传送数据Sout固定为处于“L”电平的连续数据，这样在非传送周期内不会传送错误数据。

被固定的数据串可以为处于“H”电平的连续数据，在这种情况下，当数据设置信号DS处于推断状态时，作为传输门的选择器4e选择“H”电平。为了符合选择，当传输使能信号Ssen’处于推断状态时，第一级选择器4a选择“H”电平。而且数据设置信号DS和传输使能信号Ssen’可以用逻辑正来取代逻辑负。

根据上述数据传输装置，串行数据传送不与时钟同步，而是通过选择器间延迟时间的方式在每一延迟时间传送数据从而得到执行，由此不必提供产生串行传送所必需的高速时钟的倍增器(PLL)。而且，在数据传送中不使用时钟导致减小门规模。因此，由于减小门规模使半导体元件尺寸减小，并且由此减小用于半导体元件的布线资源，所以可以实现价廉的LSI。

实施例3

下面参考图3A和3B描述根据本发明实施例3的数据传送装置。本数据传送装置具有将接收使能信号与串行传送数据一起发送到接收侧的功能，以及产生接收侧进行串行数据传送所需的接收使能信号的功能。

在图3A中，参考数字10表示串行传输电路，20表示第二串行传输电路，1表示具有多个位线的数据总线，2表示触发器，3表示缓冲器，参考标记4a-4e表示选择器，4f表示用作传输门的选择器，7a-7e表示构成第二串行传输电路20的选择器，7f表示用作传输门的选择器，8表示缓冲器，CLK表示作为系统LSI的基础时钟的系统时钟，Si表示传送起始指令信号，Ssen表示传输使能信号。串行传输电路10的多个选择器4a-4f串联连接。第二串行传输电路20的多个选择器7a-7f也串联连接。

下面描述串行传输电路10的多个选择器4a-4f。

除省去缓冲器5a-5e之外，串行传输电路10具有与根据实施例1的串行传输电路基本相同的结构。传输数据总线1的各个位D0-D4连接到选择器4a-4e的“H”电平输入。选择器4a-4e的各个输出连接到各后级中的选择器4b-4f的“L”电平输入。传输数据总线1的各个位D0-D4按照布置传送位的顺序连接到选择器4a-4e。第一级中的选择器4a的“L”电平输入和作为传输门的选择器4f的“H”电平输入连接到接地侧“L”电平，而选择器4f的输出连接到缓冲器3。

除作为传输门的选择器4f之外，选择器4a-4e的总数量与传输数据总线1的位D0-D4的总数量相同。将从触发器2输出的逻辑负传输使能信号Ssen提供到选择器4a-4f的选择控制输入。

当传输使能信号Ssen处于“H”电平时，选择器4a-4f选择并输出高侧“H”电平信号，而当传输使能信号Ssen处于“L”电平时，选择并输出低侧“L”电平信号。换句话说，当传输使能信号Ssen处于“H”电平时，选择器4a-4e选择传输数据总线1侧，而选择器4f选择接地侧“L”电平。当传输使能信号Ssen处于“L”电平时，选择器4a选择接地侧“L”电平，而选择器4b-4f选择各前级中的选择器4a-4e的输出。

接下来描述第二串行传输电路20的多个选择器7a-7f。

电源电势“H”电平连接到选择器7a-7e的“H”电平输入。选择器7a-7e的各输出连接到各后级中的选择器7b-7f的“L”电平输入。第一级选择器7a的“L”输入和作为传输门的选择器7f的“H”输入连接到接地侧“L”电平。选择器7f的输出连接到缓冲器8。选择器7a-7f的总数量等于串行传输电路10的选择器4a-4f的总数量。将来自触发器2的传输使能信号Ssen提供到各选择器7a-7f。

当传输使能信号Ssen处于“H”电平时，选择器7a-7f选择并输出高侧“H”电平输入端的信号。当传输使能信号处于“L”电平时，选择器7a-7f选择并输出低侧“L”电平输入端的信号。换句话说，当传输使能信号Ssen处于“H”电平时，选择器7a-7e选择电源电势“H”电平，而作为传输门的选择器7f选择接地侧“L”电平。当传输使能信号Ssen处于“L”电平时，选择器7a选择接地侧“L”电平，而选择器7b-7f选择各前级中的选择器7a-7e的输出。

下面参考图3B描述前述数据传送装置的串行传输电路的操作。

串行传输电路10的基本操作同实施例1描述的一样。当传输使能信号Ssen处于“H”电平的非状态，从缓冲器3输出的串行传送数据Sout为处于“L”电平的连续数据，而不用考虑位D0-D4的值。在串行传输电路20中，在传输使能信号Ssen处于“H”电平的非状态时，选择器7a-7f的任意一个选择电源电势“H”电平。

当传输使能信号Ssen转换到处于“L”电平的推断状态时，串行传输电路10转换到串行传送模式。串行传输电路10基本与实施例1中的相同。随着时间的推移，缓冲器3按照D4、D3、D2、D1和D0的顺序串行输出串行传送数据Sout。基于由选择器间延迟时间τ₃引起的延迟动作来执行串行传送。在图3B中未示出选择器4d和4e的输出状态。

现在描述第二串行传输电路20处于串行传送模式时的操作。在图3B中，在选择器7a-7f中仅仅示出了第一级选择器7a的输出和接收使能信号Sren。

在传输使能信号Ssen推断之前的片刻，选择器7a-7e选择电源电势“H”电平，因此选择器7a-7e的所有输出处于“H”电平。然而，由于作为传输门的选择器7f选择接地侧“L”电平，接收使能信号Sren为处于“L”电平的连续数据。

在传输使能信号Ssen推断之后经过选择器间延迟时间τ₃之后的定时T₁，第一级选择器7a的输出中“H”电平传送到后级中的选择器7b的输出，选择器7b输出中的“H”电平传送到后级中选择器7c的输出，选择器7c输出中的“H”电平传送到后级中选择器7d的输出，选择器7d输出中的“H”电平传送到后级中选择器7e的输出，选择器7e输出中的“H”电平传送到选择器7f的输出。而且，经由缓冲器8以接收使能信号Sren的形式输出“H”电平。在串行传送中，在此之前立即选择接地侧“L”电平的作为传输门的选择器7f，响应于在选择器7e至选择器7f的输出中的“H”电平的传输，以接收使能信号Sren的形式输出“H”电平。在这段时间内，第一级选择器7a选择接地侧“L”电平，其输出处于“L”电平。

在定时T₁之后又经过选择器间延迟时间τ₃之后的定时T₂，选择器7a输出中的“L”电平传送到后级中的选择器7b的输出，选择器7b-7e输出中的“H”电平传输到各后级中的选择器7c-7f的各输出，且接收使能信号Sren连续输出“H”电平。

在定时T₂之后又经过选择器间延迟时间τ₃之后的定时T₃，选择器7a-7b输出中的“L”电平传送到各后级中的选择器7b-7c的输出，选择器7c-7e输出中的“H”电平传送到各后级中的选择器7d-7f的输出，且接收使能信号Sren连续输出“H”电平。

在定时T₃之后又经过选择器间延迟时间τ₃之后的定时T₄，选择器7a-7c输出中的“L”电平传送到各后级中的选择器7b-7d的输出，选择器7d-7e输出中的“H”电平传送到各后级中的选择器7e-7f的输出，且接收使能信号Sren连续输出“H”电平。

在定时T₄之后又经过选择器间延迟时间τ₃之后的定时T₅，选择器7a-7d输出中的“L”电平传送到各后级中的选择器7b-7e的输出，选择器7e输出中的“H”电平传送到后级中的选择器7f的输出，且接收使能信号Sren连续输出“H”电平。

在定时T₅之后又经过选择器间延迟时间τ₃之后的定时T₆，选择器7a-7e输出中的“L”电平传送到各后级中的选择器7b-7f的输出，且接收使能信号Sren从“H”电平转换成“L”电平，尽管其输出被缓冲器8的延迟时间延迟。其后，接收使能信号Sren产生处于“L”电平的连续数据，直到输入下一个传送起始指令信号Si为止。

如上所述，以与在串行传输电路10中的数据串D0-D4的串行传送相同的方式，根据由选择器间延迟时间τ₃引起的延迟动作结合选择器7a-7f串联连接来实现“H”电平的串行传送。串行传送不通过传送时钟，而通过串行传输电路自身包括的延迟动作来实现。

作为前述处理的结果，接收使能信号Sren为具有预定宽度的信号，该宽度在将缓冲器8的延迟时间设定为τb在定时T₁+τb上升并在定时T₆+τb下降。接收使能信号Sren的“H”电平周期精确对应于从缓冲器8输出串行数据D0-D4的周期。

在上述说明中，当传输使能信号Ssen处于“H”电平的非状态时，作为传输门的选择器7f选择“L”电平，相应地，在传输使能信号Ssen处于“L”电平的推断状态时，第一级选择器7a选择“L”电平，这样在不传送数据的周期内，将接收使能信号Sren固定为处于“L”电平的连续数据，并防止在非传送周期内传送任何错误数据。

参考接收使能信号Sren，固定的数据串可以为处于“L”电平的连续数据。在这种情况下，在传输使能信号Ssen处于非状态时，作为传输门的选择器7f选择“H”电平，而在传输使能信号Ssen处于推断状态时，第一级选择器7a相应地选择“H”电平。在这种情况下，串行传输电路10的选择器4a和4f的逻辑与第二串行传输电路20的选择器7a和7f的逻辑彼此相反。在传输使能信号Ssen处于推断状态时选择器7a和7f选择“H”电平的配置中，当传输使能信号Ssen处于非状态时，将接地侧“L”电平施加到被选择的高侧端。传输使能信号Ssen可以用逻辑负来取代逻辑正。

在上述数据传送装置中，在输出串行数据D0-D4的周期内，可以同步产生并输出精确对应的接收使能信号Sren。当将接收使能信号Sren与串行数据D0-D4一起传送到接收侧时，可以有利地在接收侧执行用于接收的串行/并行转换。

实施例4

下面参考图4A和4B描述根据本发明实施例4的数据传送装置。实施例4是实施例3的变形，其中提供了作为数据保持电路的锁存器。

除根据实施例4的串行传输电路10中数据传送增加一个位之外，根据实施例4的串行传输电路10具由与实施例2中的串行传输电路相同的结构。选择器4从4a至4f，锁存器从6a至6f。

在第二串行传输电路20中，多个选择器7a-7f与多个锁存器9a-9f以它们交替设置的形式串联连接。电源电势“H”电平连接到选择器7a-7e的“H”电平输入端。选择器7a-7e的各输出经由锁存器9a-9e连接到各后级中的选择器7b-7f的“L”电平输入端。第一级选择器7a的“L”电平输入和作为传输门的选择器7f的“H”电平输入连接到接地侧“L”电平。选择器7f的输出经由锁存器9f连接到缓冲器8。锁存器9a-9e的各输出连接到各后级中的选择器7b-7f的“L”电平输入。末级锁存器9f的输出连接到缓冲器8。选择器7a-7f的总数量等于串行传输电路10中的选择器4a-4f的总数量。选择器7a-7f串联连接，锁存器9a-9e间插其间。逻辑负的传输使能信号Ssen’提供到锁存器9a-9f的门输入。

在数据设置信号DS处于“H”电平的推断状态时，选择器7a-7f选择并输出高侧“H”电平输入端的信号，而在数据设置信号DS处于非状态时，选择并输出低侧“L”电平输入端的信号。更为具体地，当数据设置信号DS处于推断状态时，选择器7a-7e选择电源电势“H”电平，而作为传输门的选择器7f选择接地侧“L”电平。当数据信号DS处于非状态时，第一级选择器7a选择接地侧“L”电平，而选择器7b-7f选择各前级中的锁存器9a-9e的输出。

在图4B中示出上述数据传送装置中的串行传输电路10的操作。比较图4B和3B，很显然，根据实施例4的串行传输电路10的操作与根据实施例1的操作基本相同。根据实施例4的串行传输电路20的操作与根据实施例3的操作基本相同。

如上所述，以与在串行传输电路10中的数据串D0-D4的串行传送相同的方式，根据由选择器间延迟时间τ₄引起的延迟动作结合选择器7a-7f以及锁存器9a-9f的串联连接来实现“H”电平的串行传送。串行传送不通过传送时钟，而通过第二串行传输电路自身包括的延迟动作来实现。

在根据实施例4的数据传送装置中，在输出串行数据D0-D4的周期内，可以同步地产生并输出精确对应的接收使能信号Sren。当将接收使能信号Sren与串行数据D0-D4一起传送到接收侧时，可以有利地在接收侧上执行用于接收的串行/并行转换。

实施例5

下面参考图5A至5B描述根据本发明实施例5的数据传送装置。根据实施例5的数据传送装置根据时钟格式产生接收使能信号Sren’取代处于“H”电平的连续数据，其中逻辑以“H”、“L”、“H”、“L”的形式交替。如图5A所示，根据实施例5的串行传输电路10具有与图3中示出的实施例3的串行传输电路相同的结构。

在第二传输电路20中，电源电势“H”电平连接到每隔一个选择器7a、7c和7e的第一组的“H”电平输入，而接地侧“L”电平连接到每隔一个选择器7b、7d和7f的第二组的“H”电平输入。选择器7a-7e的各输出连接到各后级中的选择器7b-7f的“L”电平输入。第一级选择器7a的“L”电平输入连接到接地侧“L”电平。作为传输门的选择器7f的输出连接到缓冲器8。

在传输使能信号Ssen处于“H”电平的非状态时，选择器7a-7f选择并输出高侧“H”电平输入端的信号，而在传输使能信号Ssen处于“L”电平的推断状态时，选择并输出低侧“L”电平输入端的信号。更为具体地，当传输使能信号Ssen处于非状态时，每隔一个选择器7a、7c和7e的第一组选择电源电势“H”电平，而每隔一个选择器7b、7d和7f的第二组选择接地侧“L”电平，而当传输使能信号Ssen处于推断状态时，第一级选择器7a选择接地侧“L”电平，而选择器7b-7f选择各前级中的选择器7a-7e的输出。

下面参考图5B描述根据实施例5的串行传输电路的操作。

根据实施例5的串行传输电路10的操作与实施例3的操作相同，因此这里不再描述。在本实施例中，描述由多个低侧选择器7a-7f构成的第二传输电路20的操作。

在传输使能信号Ssen推断之后经过选择器间延迟时间τ₃之后的定时T₁之前的即刻，第一级选择器7a的输出保持在电源电势“H”电平。第二选择器7b的输出保持在接地侧“L”电平。第三选择器7c的输出保持在电源电势“H”电平。第四选择器7d的输出保持在接地侧“L”电平。第五选择器7e的输出保持在电源电势“H”电平。作为传输门的选择器7f的输出保持在接地侧“L”电平。简单地说，逻辑按照“H”、“L”、“H”、“L”的形式交替。作为传输门的选择器4f的输出处于“L”电平，因此，从缓冲器8输出的接收使能信号Sren’保持在“L”电平。

当第二串行传输电路20在推断传输使能信号Ssen之后转换成串行传送模式时，在定时T₁，经由作为传输门的选择器7f从缓冲器8输出选择器7e的“H”电平作为接收使能信号Sren’，尽管该输出被缓冲器8的延迟时间τb延迟。同时，第一级选择器7a输出中的“H”电平传送到后级选择器7b的输出，选择器7b输出中的“L”电平传送到后级选择器7c的输出，选择器7c输出中的“H”电平传送到后级选择器7d的输出，选择器7d输出中的“L”电平传送到后级选择器7e的输出，选择器7e输出中的“H”电平传送到作为传输门的选择器7f的输出。第一级选择器7a选择接地侧“L”电平，其输出转换到“L”电平。在定时T₁的串行传送中，在此之前立即选择“L”电平的作为传输门的选择器7f接收从选择器7e的输出传送的“H”电平，由此将接收使能信号Sren’转换到“H”电平。

在定时T₁后经过选择器间延迟时间τ₃之后的定时T₂，继续执行基于延迟的串行传送，而选择器7b、7c、7d、7e和7f的输出分别转换到“L”、“H”、“L”、“H”、“L”和“H”。第一级选择器7a持续保持“L”电平。接收使能信号Sren’从“H”电平转换到“L”电平。

此后重复相同操作，且由此，在基于选择器间延迟时间τ₃的时间间隔，接收使能信号Sren’在“H”与“L”电平之间转换，并且与来自缓冲器3的串行数据D0-D4的输出精确同步。

从那向后，接收使能信号Sren’保持“L”电平，换句话说，为处于“L”电平的连续数据，直到下一传输使能信号Ssen被推断为止。然后，完成串行传送。

如上所述，根据实施例5，同步产生并输出了精确对应于串行数据D0-D4的输出状态并基于交替逻辑的时钟格式的接收使能信号Sren’。

实施例6

下面参考图6A和6B描述根据本发明实施例6的数据传送装置。根据实施例6的数据装置按照时钟格式产生接收使能信号Sren’，其中逻辑按照“H”、“L”、“H”、“L”的顺序交替，以取代处于“H”电平的连续数据。

图6A中示出的串行传输电路10与图4中示出的串行传输电路相同。

在第二传输电路20中，电源电势“H”电平连接到每隔一个选择器7a、7c和7e的第一组的“H”电平输入，而接地侧“L”电平连接到每隔一个选择器7b、7d和7f的第二组的“H”电平输入。选择器7a-7e的各输出连接到各后级中的选择器7b-7f的“L”电平输入。第一级选择器7a的“L”电平输入连接到接地侧“L”电平。作为传输门的选择器7f的输出连接到缓冲器8。

如图6B所示，在数据设置信号DS处于“H”电平的推断状态时，选择器7a-7f选择并输出高侧“H”电平输入端的信号，而在数据设置信号DS处于“L”电平的非状态时，选择并输出低侧“L”电平输入端的信号。更为具体地，当数据设置信号DS处于推断状态时，每隔一个选择器7a、7c和7e的第一组选择电源电势“H”电平，而每隔一个选择器7b、7d和7f的第二组选择接地侧“L”电平。当数据设置信号DS处于非状态时，第一级选择器7a选择接地侧“L”电平，而选择器7b-7f选择各前级中的选择器7a-7e的输出。

根据本实施例，在基于选择器间延迟时间τ₃的时间间隔，接收使能信号Sren’在“H”与“L”电平之间转换，并与来自缓冲器3的串行数据D0-D4的输出精确同步。

如上所述，根据实施例6，同步产生并输出了精确对应于串行数据D0-D4的输出状态并基于交替逻辑的时钟格式的接收使能信号Sren’。

下面描述串行接收电路。实施例7至10涉及数据传送装置的串行接收电路。串行接收电路接收从串行传输电路传输的串行数据并将其转换为并行数据。

实施例7

下面参考图7A和7B描述根据本发明实施例7的数据传送装置。在图7A中，参考数字30表示串行接收电路，11表示用于串行传送数据Sout的输入缓冲器，参考标记12a-12d表示作为数据保持电路的锁存器，13a-13c表示选择器，参考数字14表示用于接收使能信号Sren的输入缓冲器，15表示用于接收的数据总线，16表示作为传输门的触发器组，17表示主数据总线。

用于串行传送数据Sout的输入缓冲器11的输出连接到第一级锁存器12a的数据输入。锁存器12a的数据输出连接到第一级选择器13a的“H”电平输入(低侧)。第一级选择器13a的输出连接到锁存器12b的数据输入。锁存器12b的数据输出连接到选择器13b的“H”电平输入。选择器13b的输出连接到锁存器12c的数据输入。锁存器12c的数据输出连接到选择器13c的“H”电平输入。选择器13c的输出连接到锁存器12d的数据输入。锁存器12a-12d的各数据输出连接到接收数据总线15的各位线。用于接收使能信号Sren的输入缓冲器14的输出连接到锁存器12a-12d的时钟输入。选择器13a-13c的“L”电平输入连接到接地侧“L”电平。选择器13a-13c的选择端连接到接收使能信号Sren。接收数据总线15的各位线经由作为传输门的触发器组16连接到主数据总线17。将传输侧和接收侧上的选择器间延迟时间设置为相同。

下面参考图7B描述根据实施例7的串行接收电路30的操作。

将串行传送数据Sout与接收使能信号Sren一起传送到串行接收电路30。串行传送数据Sout范围在P0-P3的四个位中。

在接收前即刻，接收使能信号Sren处于“L”电平，选择器13a-13c对于它们的“L”输入选择接地侧“L”电平，锁存器12a-12d输出中的所有数据串处于“L”电平。

当推断接收使能信号Sren时，串行接收电路30转换成串行接收模式，选择器13a-13由此转换到“H”输入选择。接着，在被输入缓冲器14的延迟时间延迟的定时T₁₁，将处于“H”电平的接收使能信号Sren输入到锁存器12a-12d的时钟输入。同时，将前位P0输入到第一级锁存器12a，且位P0的值存在于锁存器12a的输出中，而“L”继续存在于锁存器12b-12d的输出中。换句话说，接收数据总线15的四个位的值为P0、“L”、“L”和“L”。将相邻选择器之间的选择器间延迟时间设置为τ₄。

在定时T₁₁之后经过选择器间延迟时间τ₄之后的定时T₁₂，锁存器12a输出中的位P0的值经由选择器13a传送到后级锁存器12b，下一位P1的值存在于锁存器12a的输出中。同时“L”电平继续存在于锁存器12c-12d的输出中。然后，接收数据总线15的四个位的值为P1、P0、“L”和“L”。

在定时T₁₂之后又经过选择器间延迟时间τ₄之后的定时T₁₃，锁存器12b输出中的位P0的值经由选择器1 3b传送到后级锁存器12c，锁存器12a输出中的位P1的值经由选择器13a传送到后级锁存器12b，结果，位P2的值存在于锁存器12a的输出中。同时“L”电平继续存在于锁存器12d的输出中。接收数据总线15的四个位的值为P2、P1、P0和“L”。

在定时T₁₃之后又经过选择器间延迟时间τ₄之后的定时T₁₄，位P0的值存在于锁存器12d的输出中，位P1的值存在于锁存器12c的输出中，位P2的值存在于锁存器12b的输出中，位P3的值存在于锁存器12a的输出中。因此接收数据总线15的四个位的值为P3、P2、P1和P0。

接着，在定时T₁₅，将接收使能信号Sren转换为处于“L”电平的非状态，而选择器13a-13c再次选择接地侧“L”电平。稍后，将锁存器12a-12d的时钟输入固定在“L”电平，而锁存器12a-12d的输出保持在P3、P2、P1和P0。

因此，基于由选择器间延迟时间τ₄产生的延迟动作，来根据锁存器12a-12d与选择器13a-13c的串联连接实现串行数据传送。串行传送不通过传送时钟，而通过串行传输电路自身包括的延迟动作来实现。

接着，当推断作为传输门的触发器组16的时钟输入时，将接收数据总线15上的数据串P3、P2、P1和P0输出到主数据总线17。简而言之，实现了接收数据的串行/并行转换。

在前述处理中，当接收使能信号Sren处于“L”电平的非状态时，选择器13a-13c选择接地侧“L”电平，这样在不传送数据的周期内，并行数据在其所有位中固定为“L”电平数据。

可替代地，可以将在非传送周期内在所有位中的固定数据固定为“H”电平数据。在这种情况下，当接收使能信号Sren处于非状态时，选择器13a-13c选择电源电势“H”电平。除此之外，接收使能信号Sren可以用逻辑负来取代逻辑正。

如上所述，根据实施例7，不通过与时钟同步，而是利用选择器间的延迟时间在每一延迟时间传送数据，在接收之后即刻执行串行数据传送。因此，不需要提供现有技术中所必不可少的用于产生串行传送所必需的高速时钟的倍增器(PLL)。而且，与现有技术相比，不使用时钟可以减小门规模。因此，由于减小门规模带来的半导体元件的尺寸减小和用于半导体元件的布线资源的相应减小，本实施例可以实现价廉的LSI。

实施例8

下面参考图8A和8B描述根据本发明实施例8的数据传送装置。在实施例8中，使用了按照时钟格式的接收使能信号Sren’作为接收使能信号，其中“H”与“L”电平交替重复。

基于与实施例7的区别并参考图8A来描述实施例8的数据传送装置，使用触发器18a-18d来代替锁存器12a-12d与选择器13a-13c的结合。触发器为数据保持电路的示例。

用于串行传送数据Sout的输入缓冲器11的输出连接到第一级触发器18a的数据输入。触发器18a-18d串联连接。触发器18a-18d的各数据输出连接到接收数据总线15的各位线。用于按照时钟格式的其中交替重复“H”和“L”电平的接收使能信号的输入缓冲器14的输出连接到触发器18a-18d的时钟输入。接收数据总线15的各位线经由作为传输门的触发器组16连接到主数据总线17。

下面参考图18B描述根据实施例8的串行接收电路30的操作。

将串行传送数据Sout与接收使能信号Sren’一起传送到串行接收电路30。串行传送数据Sout范围在四个位P0-P3中。

在接收前即刻，将接收使能信号Sren’固定在“L”电平，触发器18a-18d输出中的数据串都处于“L”电平。

当推断接收使能信号Sren’时，串行接收电路30转换到串行接收模式。在被输入缓冲器14的延迟时间延迟的定时T₁₁，将前位P0的值与接收使能信号Sren’的上升沿同步地输入到第一级触发器18a，而位P0的值存在于触发器18a的输出中。同时，“L”电平继续存在于触发器18b-18d的输出中。接收数据总线15的四个位的值为P0、“L”、“L”和“L”。将相邻选择器之间的选择器间延迟时间设置为τ₅。

在定时T₁₁后经过基于交替逻辑的接收使能信号的上升时间τ₅之后的定时T₁₂，触发器18a输出中的位P0的值传送到后级触发器18b，下一个位P1的值存在于触发器18a的输出中。同时，“L”电平继续存在于触发器18c-18d的输出中。接收数据总线15的四个位的值为P1、P0、“L”和“L”。

在定时T₁₂后经过基于交替逻辑的接收使能信号的上升时间τ₅之后的定时T₁₃，触发器18b输出中的位P0的值传送到后级触发器18c，触发器18a输出中的位P1的值传送到后级触发器18b，结果，下一个位P2的值存在于触发器18a的输出中。同时，“L”电平继续存在于触发器18d的输出中，因此，接收数据总线15的四个位的值为P2、P1、P0和“L”。

在定时T₁₃后经过基于交替逻辑的接收使能信号的上升时间τ₅之后的定时T₁₄，位P0的值存在于触发器18d的输出中，位P1的值存在于触发器18c的输出中，位P2的值存在于触发器18b的输出中，位P3的值存在于触发器18a的输出中。因此，接收数据总线15的四个位的值为P3、P2、P1和P0。

接着，在定时T₁₅，将接收使能信号Sren’转换到非状态，由此将其固定于“L”电平，触发器18a-18d的输出保持在P3、P2、P1和P0。

因此，利用从传输侧接收的接收使能信号Sren’作为用于串行传送的时钟信号，串行接收电路30不需要产生用于串行传送的高速时钟的倍增器(PLL)。

接着，当推断作为传输门的触发器组16的时钟输入时，将接收数据总线15上的数据串P3、P2、P1和P0输出到主数据总线17，这实现了接收数据的串行/并行转换。

实施例9

下面参考图9A和9B描述根据本发明实施例9的数据传送装置。将实施例8中的触发器18a-18d划分成如图9A所示的两部分。触发器18a和18c串联连接，而触发器18b和18d串联连接。倒相逻辑的倒相输入缓冲器14a的输出连接到用于按照时钟格式的交替重复“H”与“L”电平的接收使能信号Sren’的输入缓冲器14。

倒相输入缓冲器14a的延迟时间与输入缓冲器14的延迟时间相同。用于接收使能信号Sren’的输入缓冲器14的输出连接到触发器18b和18c。倒相输入缓冲器14a的输出连接到触发器18a和18c。触发器18a-18d按照18a、18b、18c和18d的顺序连接到接收数据总线15，这与传送位的布置顺序相同。为了使其有差别，对应于传送位的布置顺序的每隔一个触发器串联连接。

下面参考图9B描述根据实施例9的串行接收电路30的操作。

将串行传送数据Sout与接收使能信号Sren’一起传送到串行接收电路30。串行传送数据Sout范围在P0-P3的四个位中。

在接收前即刻，将接收使能信号Sren’固定于“L”电平，触发器18a-18d输出中的数据串都处于“L”电平。

当推断接收使能信号Sren’时，串行接收电路30转换到串行接收模式。在定时T₁₁，将前位P0的值与接收使能信号Sren’的上升同步地输入到触发器18b，位P0的值存在于触发器18b的输出中。同时，“L”电平继续存在于触发器18a、18c和18d的输出中。接收数据总线15的四个位的值为“L”、P0、“L”和“L”。

接着，在下一定时T₁₂，当响应于接收使能信号Sren’的下降推断触发器18a的时钟输入时，位P1的值存在于触发器18a的输出中。接收数据总线15的四个位的值为P1、P0、“L”和“L”。

在下一定时T₁₃，响应于接收使能信号Sren’的上升，位P2的值存在于触发器18b的输出中，位P0的值存在于触发器18d的输出中。接收数据总线15的四个位的值为P1、P2、“L”和P0。

在下一定时T₁₄，响应于接收使能信号Sren’的下降推断触发器18a的时钟输入。位P3的值存在于触发器18a的输出中，位P1的值存在于触发器18c的输出中。接收数据总线15的四个位的值为P3、P2、P1和P0。

因此，从传输侧接收的接收使能信号Sren’用作串行传送的时钟信号，串行接收电路30不需要产生用于串行传送的高速时钟的倍增器(PLL)。

接着，当推断作为传输门的触发器组16的时钟输入时，将接收数据总线15上的数据串P3、P2、P1和P0输出到主数据总线17，这实现了接收数据的串行/并行转换。

如上所述，本实施例得到了与实施例8中获得的效果相同的效果。而且，因为每隔一个触发器串联连接，接收使能信号Sren’的循环是实施例8中的两倍长，由此增加了暂时余量。

实施例10

下面参考图10A和10B描述根据本发明实施例10的数据传送装置。为了并行转换的目的，根据实施例10的数据传送装置进一步包括计数器电路，该计数器电路获得在串行传送完成之后即刻用于数据输出的定时，其中通过接收使能信号的方法来驱动计数器电路。

在图10A中示出的根据实施例10的数据传送装置的串行接收电路在实施例8的结构上进一步包括计数器40。计数器电路40串联连接触发器19a-19e，且将末级输出反馈到第一级输入，由此构成环形计数器。

触发器19a-19e的数量与串行接收电路30的触发器18a-18e的数量相同。用于接收使能信号Sren’的输入缓冲器14的输出连接到计数器40的触发器19a-19e的时钟输入。

将逻辑负复位信号RST输入到触发器19a-19d的复位输入，且还将复位信号RST输入到末级触发器19e的复位输入。末级触发器19e的输出经由缓冲器21连接到作为传输门的触发器组16的时钟输入。

下面参考图10B描述根据实施例10的数据传送装置的操作。

其中串行传送数据Sout被接收后并转换成并行数据由此被输出的操作与实施例8中的基本上相同。

在串行传送数据Sout接收之前的任选相位，推断复位信号RST。由此，将“H”电平设置在末级触发器19e中，而“L”电平设置在其它触发器19a-19d中，也就是触发器19a-19e分别设置在“L”、“L”、“L”、“L”和“H”的状态中。

响应于接收使能信号Sren’的首次上升，末级触发器19e的输出从“H”电平转换到“L”电平，且在转换之前即刻将末级触发器19e中的“H”电平设置在第一级触发器19a中。其它触发器19b-19d保持“L”电平，即将触发器19a-19e设置在“H”、“L”、“L”、“L”和“L”的状态。从末级触发器19e输出的加起信号Scnt从“H”电平倒相至“L”电平，且由此关闭作为传输门的触发器组16。

响应于接收使能信号Sren’的第二次上升，在转换前即刻将第一级触发器19a中的“H”电平设置在第二级触发器19b中。其它触发器19a和19c-19e处于“L”电平，即，触发器19a-19e分别设置在“L”、“H”、“L”、“L”和“L”的状态中。作为传输门的触发器组16保持关闭状态。

响应于接收使能信号Sren’的第三次上升，在转换前即刻将第二级触发器19b中的“H”电平设置在第三级触发器19c中。其它触发器19a、19b和19d-19e处于“L”电平，即，触发器19a-19e分别设置在“L”、“L”、“H”、“L”和“L”的状态中。作为传输门的触发器组16保持关闭状态。

响应于接收使能信号Sren’的第四次上升，在转换前即刻将第三级触发器19c中的“H”电平设置在第四级触发器19d中。其它触发器19a-19c和19e处于“L”电平，即，触发器19a-19e分别设置在“L”、“L”、“L”、“H”和“L”的状态中。作为传输门的触发器组16保持关闭状态。

响应于接收使能信号Sren’的第五次上升，在转换前即刻将第四级触发器19d中的“H”电平设置在第五级触发器19e中。其它触发器19a-19d处于“L”电平，即，触发器19a-19e分别设置在“L”、“L”、“L”、“L”和“H”的状态中。当从末级触发器19e输出的加起信号Scnt转换成“H”电平以由此被推断时，确认串行传送的完成。

因为从末级触发器19e输出的加起信号Scnt转换成“H”电平，向接收数据总线15上作为传输门的触发器组16提供时钟输入，将为P0、P1、P2、P3和P4的接收数据总线15上的串行传送数据Sout传输到主数据总线17，实现串行/并行转换，且接收到串行传送数据。通过缓冲器21的延迟稳定该输出。

实施例11

下面参考图11A、11B、12A和12B描述根据本发明实施例11的数据传送装置。下面，描述包括在总线主控电路和多个总线受控电路之间的串行传送的传输和接收。

如图11A所示，包括具有来自目前描述的串行传输电路和串行接收电路中的任意一个的总线主控电路100，以及多个具有与总线主控电路100相同结构的总线受控电路200。总线主控电路100的串行传输电路并联连接到多个总线受控电路200的各串行接收电路。多个总线受控电路200的各串行传输电路经由OR电路41连接到总线主控电路100串行接收电路。多个总线受控电路200分别具有彼此不同的可接收数据长度。例如，尽管不限制可接收位的数量，在图11B的情况中，总线受控电路200A具有8个位，总线受控电路200B具有16个位，而总线受控电路200C具有32个位。

在由具有不同可接收位数量的多个总线受控电路200共享的总线主控电路100的情形下，需要产生与可接收位数量一致的传输使能信号Ssen。满足要求的实施例11包括管理可接收数据长度的数据长度管理设备。

在对应于图3的图12A中，产生持续在“H”电平的接收使能信号Sren。在对应于图5的图12B中，产生其中逻辑在“H”与“L”电平之间交替重复的按照时钟格式的接收使能信号Sren’。

参考标记X1-X8表示以与图3的串行传输电路20相同方式配置的8位选择器。参考标记Y1-Y8表示以相同方式配置的8位选择器。参考标记Z1-Z16表示以相同方式配置的16位选择器。参考标记Y0表示打开/关闭选择器Y1-Y8的功能的控制选择器。参考标记Z0表示打开/关闭选择器Z1-Z16的功能的控制选择器。参考数字51表示作为传输门的选择器，52表示作为数据长度管理设备的数据长度控制寄存器，53表示连接数据长度控制寄存器52和控制选择器Y0以及Z0的触发器。选择器X1-X8、选择器Y1-Y8和选择器Z-Z16以忽略所提供的各选择器的数量的方式全部示出。

八位选择器X1-X8的“H”电平输入连接到电源电势“H”电平，其“L”电平输入连接到在前的选择器X2-X8。选择器X1-X8用来产生用于八位数据传送的接收使能信号Sren。

八位选择器Y1-Y8的“H”电平输入连接到控制选择器Y0的输出，其“L”电平输入连接到在前的选择器Y2-Y8。选择器Y1-Y8用作与选择器X1-X8合作，由此用来产生用于16位数据传送的接收使能信号Sren。

16位选择器Z1-Z16的“H”电平输入连接到控制选择器Z0的输出，其“L”电平输入连接到在前的选择器Z2-Z15和接地侧“L”电平。选择器Z1-Z16用于和选择器X1-X8以及选择器Y1-Y8合作，并由此用来产生用于32位数据传送的接收使能信号Sren。

接下来描述根据实施例11的操作。

在数据长度控制寄存器52中，预先设置用于区别8位数据传送、16位数据传送和32位数据传送的代码。触发器53与系统时钟CLK同步地从数据长度控制寄存器52向控制选择器Y0和Z0顺序输出数据长度控制信号。

首先描述8位数据的传送。在传送位数据的情况下，触发器53将“L”电平输出到控制选择器Y0和Z0，结果控制选择器Y0和Z0都选择“L”电平输入并输出接地侧“L”电平。当传输使能信号Ssen处于非状态时，选择器X1-X8选择“H”电平输入并输出电源电势“H”电平。选择器Y1-Y8和选择器Z1-Z16分别输出来自控制选择器Y0和Z0的“L”电平。然而，当传输使能信号Ssen处于非状态时，作为传输门的选择器51输出接地侧“L”电平，因此缓冲器8输出处于“L”电平的连续信号。

当传输使能信号Ssen处于推断状态时，所有选择器X1-X8、Y1-Y8和Z1-Z16串联连接，且基于由选择器间延迟时间引起的延迟动作来执行串行传送。所有选择器X1-X8、Y1-Y8和Z1-Z16的输出状态为：所有选择器X1-X8的“H”电平和所有选择器Y1-Y8和Z1-Z16的“L”电平。末级选择器Z16输出接地侧“L”电平。每经过一个选择器间延迟时间的时间循环，从缓冲器8经由作为传输门的选择器51以接收使能信号Sren的形式顺序输出这些输出状态。首先，输出第一位“H”电平。在下一循环中，连续输出“H”电平，且“H”电平的输出持续到八个循环。从第九个循环往后，连续输出“L”电平。结果，产生并输出前八个循环的处于“H”电平的接收使能信号Sren。

接着，描述16位数据的传送。在16位数据的传送情况下，触发器53向控制选择器Y0输出“H”电平，向控制选择器Z0输出“L”电平。结果，选择器Y0处于输出在“H”电平输入中的电源电势“H”电平的状态，而控制选择器Z0处于输出在“L”电平输入中的接地侧“L”电平的状态。当传输使能信号Ssen处于非状态时，选择器X1-X8选择“H”电平输入，且由此输出电源电势“H”电平。而且，选择器Y1-Y8从控制选择器Y0输出“H”电平。选择器Z1-Z16从控制选择器Z0输出“L”电平。然而，当传输使能信号Ssen处于非状态时，作为传输门的选择器51输出接地侧“L”电平，且由此缓冲器8输出处于“L”电平的连续信号。

当传输使能信号Ssen处于推断状态时，所有选择器X1-X8、Y1-Y8和Z1-Z16串联连接，并基于由选择器间延迟时间引起的延迟动作来执行串行传送。所有选择器X1-X8、Y1-Y8和Z1-Z16的输出状态为：所有选择器X1-X8和Y1-Y8的“H”电平、和所有选择器Z1-Z16的“L”电平。每经过选择器间延迟时间的循环，从缓冲器8经由作为传输门的选择器51按照接收使能信号Sren的形式顺序输出这些输出状态。首先，输出首位“H”电平。在下一循环中，输出“H”电平，且“H”电平输出持续到第16个循环。从第17个循环向后，继续输出“L”电平。结果，产生并输出第一个16循环的连续处于“H”电平的接收使能信号Sren。

接下来描述32位数据的传输。在传输32位数据的传送的情况下，触发器53向控制选择器Y0和Z0输出“H”电平。结果，控制选择器Y0和Z0都处于输出“H”输入的电源电势“H”电平的状态。

当传输使能信号Ssen处于推断状态时，所有选择器X1-X8、Y1-Y8和Z1-Z16串联连接，并基于由选择器间延迟时间引起的延迟动作来执行串行传送。所有选择器X1-X8、Y1-Y8和Z1-Z16的输出状态处于“H”电平。末级选择器Z16输出接地侧“L”电平。因此，产生并输出32循环长度的连续处于“H”电平的接收使能信号Sren。

在前述处理中，选择器可以由图4中示出的选择器和锁存器的结合来代替。

接着描述图12B中的电路结构，其中产生并输出按照时钟格式的交替重复“H”与“L”电平的接收使能信号Sren’。在串行传输电路X10中，如图5A的第二串行传输电路20中那样，连接到电源电势“H”电平的选择器和连接到接地侧“L”电平的选择器交替设置。这里选择器的数量为8个。串行传输电路Y10具有相同结构。串行传输电路Z10包括16个选择器，其它结构同其它两个选择器一样。

作为传输门的选择器54插入在缓冲器8与串行传输电路X10之间。作为传输门的选择器55插入在串行传输电路X10与串行传输电路Y10之间。作为传输门的选择器56插入在串行传输电路Y10与串行传输电路Z10之间。选择器55由控制选择器Y0控制，而选择器56由控制选择器Z0控制。

当数据长度寄存器52输出“L”、“L”并指令传输8位数据时，产生并输出用于8个循环的按照交替重复“H”和“L”电平的时钟格式的接收信号Sren’。当数据长度寄存器52输出“H”、“L”并指令传输16位数据时，产生并输出用于16个循环的按照交替重复“H”和“L”电平的时钟格式的接收信号Sren’。当数据长度寄存器52输出“H”、“H”并指令令传输32位数据时，产生并输出用于32个循环的按照交替重复“H”和“L”电平的时钟格式的接收信号Sren’。

如上所述，在与串行传送数据Sout同步地产生并输出接收使能信号Sren和Sren’的情况下，通过对基于不同数据长度的串行传送共同使用总线主控电路，可以简化电路结构，而且，可以产生具有对应于串行传送数据Sout的数据长度的时间宽度的接收使能信号Sren和Sren’。

实施例12

下面参考图13A和13B描述根据本发明实施例12的数据传送装置。实施例12解决了在从公用的总线主控电路100到多个总线受控电路200执行串行传送中不同路径长度导致不同延迟时间的问题。如果总线主控电路和总线受控电路彼此远离设置，布线延迟等导致由于信号完整度等影响而引起的串行传送信号的延迟，这即使在总线主控电路和总线受控电路在同级中连接的情况下也会发生。结果，实现稳定电平的串行传送变得困难。为了解决这一问题，提供管理与接收电路相关的各总线受控电路的延迟时间的寄存器，由此改变每一路径长度的延迟时间。

图13A对应于图3，而图13B对应于图4。

在图13A中，彼此延迟时间不同且并联连接的多个延迟元件d1、d2和d3与延迟选择器61插入在作为传输门的选择器4e的输出与缓冲器3之间。而且，彼此延迟时间不同且并联连接的多个延迟元件d4、d5和d6与延迟选择器62插入在作为传输门的选择器7e的输出与缓冲器8之间。延迟元件d1、d2和d3的延迟时间与延迟元件d4、d5和d6的延迟时间原理上相同，然而如果需要可以不同。

为了控制延迟选择器61和62，构造了管理存在于总线主控电路100与各总线受控电路200之间存在的任何延迟时间的延迟控制寄存器63。

取决于哪一个总线受控电路200在另一端将执行传输/接收，向延迟选择器61和62提供选择信号，这样可以从延迟控制寄存器63中选择相应的延迟元件。由此，从多个延迟元件d1、d2和d3与多个延迟元件d4、d5和d6中选择最适合的延迟元件，这样可以以相对于相应总线受控电路的最稳定的方式执行串行传送。

原理上，延迟元件d1、d2和d3与延迟元件d4、d5和d6应该总是被相应地选择，然而如果需要可以按照任选的结合来选择。例如，当选择延迟元件d1时，可以选择延迟元件d4、d5和d6中的任意一个。

实施例13

下面参考图14、15A和15B描述根据本发明实施例13的数据传送装置。图14是示出根据实施例13的数据传送装置的串行传输电路的结构的电路图，其中串行传送完成信号Send从传输使能信号Ssen线得到，并被传输到基于根据实施例4的图4结构的接收侧。换句话说，串行传送数据Sout、接收使能信号Sren和串行传送完成信号Send这三个信号为同步传输。

图15是示出根据实施例13的串行接收电路的结构的电路图。参考图15，在根据实施例8的图8的结构中，作为传输门的触发器组16被作为负载保持传输门的触发器组16a替换，在触发器16a的前级中提供用于一个时钟延迟的触发器71，将串行传送完成信号Send输入到触发器71的数据输入，将系统时钟CLK输入到触发器71的时钟输入，而且，作为触发器71的数据输出的负载信号Sload连接到作为负载保持传输门的触发器组16a的负载保持输入。

在图15B中，第二和第三线说明串行传输电路的操作。将数据D0与系统时钟CLK同步传输，而且，还将串行传送完成信号Send与系统时钟CLK同步传输。

在图15B中，第四和第五线说明串行接收电路的操作，示出了由于在传输和接收之间产生的延迟导致的来自系统时钟CLK的τsr延迟时间引起的延迟。

在定时T₂₁，系统时钟CLK上升，然而串行传送完成信号Send在由延迟时间τsr从其延迟的定时T₂₂上升。因此，响应于串行传送完成信号Send的上升，向作为传输门的触发器组16的时钟输入提供串行传送完成信号Send。得到所接收的数据D0可能导致失败，即可能接收到错误数据。

因此，借助于触发器71将串行传送完成信号Send延迟时钟的一个时钟循环，由此产生负载信号Sload，且将Sload施加于作为负载保持传输门的触发器组16a。作为负载保持传输门的触发器组16a承载负载信号Sload的处于“L”电平的数据D0，并在系统时钟CLK上升到下一定时T₂₃上的时刻保持数据D0，由此将数据D0输出到主数据总线17。

因此，顺序存在于接收数据总线15上的接收数据的获取定时被延迟了一个时钟，这样可以在完成接收之后确定地获取接收数据，即，可以准确地进行数据接收。

实施例14

下面参考图16A和16B描述根据本发明实施例14的数据传送装置。参考根据实施例14的数据传送装置，在根据实施例8的图8的结构中，后段触发器18d由数据头部检测设备81所代替，将数据头部检测设备81的数据输出经由缓冲器82施加于触发器16A的时钟输入，然后施加触发器16A的数据输出作为复位信号RST₁，以复位触发器18a-18d的输入。

而且，如图16B所示，串行传送数据Sout总具有一个被添加到其头部的处于“H”电平的位。

在顺序传送所接收的串行传送数据Sout的过程中，添加到数据头部的处于“H”电平的位经由触发器18a、18b和18c到达后端中的数据头部检测设备81。在那时，将串行传送数据Sout的所有位从触发器18a-18c输出到接收数据总线15。将从数据头部检测设备81输出的数据头部的“H”电平由缓冲器82的延迟时间τ₁₀滞后施加到触发器16A。然后，触发器16A响应于“H”电平施加到其时钟输入来输出“H”电平，也就是复位信号RST₁。在不是接收数据总线15的第一位的任意线中，在将时钟输入到触发器组16的定时，将串行传送数据Sout作为并行数据共同输出到主数据总线17。在串行传送数据Sout的并行输出之后即刻通过来自触发器16A的第一位复位信号RST₁来复位所有的触发器18a-18c，且到达用于下一串行传送数据Sout的接收准备状态。

因此，使用处于数据头部的“H”电平用于串行数据传输完成的识别，由此精确进行数据接收。

虽然已经描述并详细示出了本发明，可以清楚理解这旨在仅为说明和举例的方式而并非采取限定的方式，本发明的精神和范围仅由下述权利要求来限定。