形成非挥发性记忆胞的方法及用这方法形成的半导体结构

摘要

本发明是关于一种形成非挥发性记忆胞的方法及用这方法形成的半导体结构。该形成非挥发性记忆胞的方法，包括在一组成叠层上沉积一氧化层，且组成叠层具有一介电层、介电层上有一第一导电层。之后，去除部分氧化层的上部以暴露介电层，再去除介电层以及剩余的氧化层的上部，以使氧化层与第一导电层的上表面几乎是平的。接着，在第一导电层及氧化层的上表面上形成一第二导电层。在一基底表面中形成包含间隔且平行的多个位元线的一非挥发性记忆阵列。在位元线上的基底表面上有包含一电子捕捉层的数个堆叠层。在堆叠层上有数个间隔的字元线。而字元线是互相平行且垂直于位元线。

说明书

技术领域

本发明涉及一种非挥发记忆元件(non-volatile memory device)，特别是涉及一种形成非挥发性记忆胞的方法及用这方法形成的半导体结构，这种半导体结构是可在每一胞中储存多个位元的局部捕捉电荷记忆胞(localized trapped charge memory cell)结构。

背景技术

一非挥发记忆元件是被设计就算没有电源下仍然可以维持编程资讯(programmed information)。只读记忆体(read only memory，简称ROM，该记忆体即为存储器、内存，以下均称为记忆体)是一种非挥发记忆体，通常用于如运用微处理器的(microprocessor-based)数码电子设备(digitalelectronic equipment)的电子设备以及如行动电话(cellular phone)的手提式电子装置(portable electronic device)。

只读记忆元件，通常包括多个记忆胞阵列。每一记忆胞阵列可显现如包括交叉的字元线(字元线即为字符线，以下均称为字元线)与位元线(位元线即为位线，以下均称为位元线)。每一字元线与位元线交叉处相当于记忆体的一位元。在罩幕式可编程(mask programmable)金氧半导体(MOS)只读记忆元件中，在字元与位元线交叉处的一金氧半导晶体管(MOS transistor)的存在或不存在区别一储存的逻辑“0”与逻辑“1”。

一可编程只读记忆体(PROM)和罩幕式可编程金氧半导体相似，除了使用者可用一可编程只读记忆体程式器(programmer)储存资料数值(即程式化可编程只读记忆体)。一可编程只读记忆元件通常是用易熔环(fusiblelink)在字元及位元线交叉处制造的。这相当于全部位元在一特定逻辑数值，通常是逻辑“1”。可编程只读记忆体程式器被用以设定想要的位元到相对的逻辑数值，其通常是藉由供应一高电压来蒸发易熔环对应至想要的位元。一典型的可编程只读记忆元件可以只被编程一次。

一可抹除可编程只读记忆体(EPROM)是像可编程只读记忆体(PROM)一样地可编程，但也可以藉由暴露于紫外线而被抹除(例如对一所有逻辑“1”状态)。一典型的可抹除可编程只读记忆元件在字元与位元线交叉处(即每个位元位置)具有一浮置闸极MOS晶体管。每一MOS晶体管有两个闸极：一浮置闸极与一非浮置闸极。该浮置闸极没有与任何导体电性相连，且被一高阻抗绝缘材质所环绕。为程式化可抹除可编程只读记忆元件，需供应一高电压至每个位元位置的非浮置闸极，其中被储存一逻辑数值(即逻辑“0”)。这将导致绝缘材质中的崩溃(breakdown)以及允许一负电荷去累积在浮置电极上。当高电压被移除时，浮置闸极上仍有负电荷。在后续读取操作期间，负电荷会避免MOS晶体管(电晶体)在被选择时在其一汲极端与一源极端之间形成一低电阻通道(即打开)。

一可抹除可编程只读记忆体(EPROM)集成电路一般是被覆盖在具有一石英盖(quartz lid)的一包装(package)中，而且可抹除可编程只读记忆体是藉由暴露可抹除可编程只读记忆体集成电路在通过石英盖的紫外线下而被抹除。当环绕浮置闸极的绝缘材质暴露于紫外线时将变成低传导性，而使浮置闸极上累积的负电荷消散。

一可电除可编程只读记忆(EEPROM)元件与一可抹除可编程只读记忆(EPROM)元件类似，除了个别储存的位元可被电除。在EEPROM元件中的浮置闸极被一较厚的绝缘层环绕，且在浮置闸极上累积的负电荷可藉由供应一相对极性的电压而消散，此相对极性就是非浮置闸极的编程电压的极性。

快闪记忆元件有时称为快闪可电除可编程只读记忆元件，且其不同于可电除可编程只读记忆元件，即电除包含快闪记忆元件的大部分或整个含量。

在非挥发记忆体中的一相当新的发展是局部捕捉电荷元件。通常这些元件归类为氮化只读记忆(NROM)元件，缩写为“NROM”是SaifunSemiconductors Ltd.(Netanya，Israel)的部分结合商标(part of acombination trademark)。一局部捕捉电荷阵列的每个记忆胞通常是一n通道金氧半(nMOS)晶体管，其具有一氧化物-氮化物-氧化物(oxide-nitride-oxide，简称ONO)介电结构形成闸极介电层。资料被储存在邻近n通道金氧半晶体管的源极与汲极端的两个不同位置，以使2位元资料被储存在n通道金氧半晶体管结构中。局部捕捉电荷记忆胞一般可藉经由ONO介电结构的底氧化层的通道热电子(channel hot electron，简称CHE)注入而被程式化。在程式化期间，电荷会被捕捉到ONO介电结构中。局部捕捉电荷记忆胞可藉经由ONO介电结构的底氧化层的穿隧增大热电洞(tunneling enhanced hot hole，简称TEHH)注入而被抹除。

在集成电路的制造中在半导体基底中形成以及/或是配置的材质容易因热能(thermal(heat)energy)而影响物理与化学机制。特别是热能会促使物理与化学机制有害(deleterious)于集成电路的正常操作。因为这个原因，所以“热裕度(thermal budget)”决定了半导体晶圆制作程序。这些热裕度规定晶圆所能承受的热能的最大总量，以及通常在不超过规范的热裕度下施行晶圆制程。

在一已知的局部捕捉电荷记忆胞结构的形成方法中，要注入掺杂原子(如磷原子)到基底中，以形成n通道金氧半(nMOS)晶体管结构的源极/汲极区域。这些源极/汲极区域是当作记忆胞的位元线。在埋入式源极/汲极区域上成长相当厚的氧化层以电性隔绝埋入式源极/汲极区域与之后形成在氧化层上的字元线。

在已知的方法中产生一个问题，就是要成长相当厚的氧化层需要提供基底相当高的温度一段长时间。而在氧化物成长制程期间基底所需承受的热能量会导致部分或超过制程所预定的热裕度，而使先前形成的源极/汲极区域中的掺杂原子在上升的温度下有移动(即扩散)的趋向。

因此，对一局部捕捉电荷记忆胞结构而言，提供比氧化物成长制程使用较少热能的一种形成用来电性隔绝位元线与字元线的材质层的方法是有利的。

由此可见，上述现有的形成非挥发性记忆胞的方法及用这方法形成的半导体结构在方法与使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决形成非挥发性记忆胞的方法及用这方法形成的半导体结构存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般方法及用这方法形成的半导体结构又没有适切的方法及半导体结构能够解决上述问题，此显然是相关业者急欲解决的问题。

有鉴于上述现有的形成非挥发性记忆胞的方法及用这方法形成的半导体结构存在的缺陷，本发明人基于从事此类产品设计制造多年丰富的实务经验及专业知识，并配合学理的运用，积极加以研究创新，以期创设一种新的形成非挥发性记忆胞的方法及有此记忆胞的记忆阵列，能够改进一般现有的形成非挥发性记忆胞的方法及用这方法形成的半导体结构，使其更具有实用性。经过不断的研究、设计，并经反复试作及改进后，终于创设出确具实用价值的本发明。

发明内容

本发明的目的在于，克服现有的形成非挥发性记忆胞的方法存在的缺陷，而提供一种新的形成非挥发性记忆胞的方法，所要解决的技术问题是使其源极/汲极区域中的掺杂原子不会有移动(即扩散)的趋向，从而更加适于实用。

本发明的另一目的在于，克服现有的半导体结构存在的缺陷，而提供一种半导体结构，所要解决的技术问题是使其可在每一胞中储存多个位元，从而更加适于实用。

本发明的再一目的在于，提供一种半导体结构，所要解决的技术问题是使其成为可在每一胞中储存多个位元的局部捕捉电荷记忆胞结构，从而更加适于实用。

本发明的还一目的在于，提供一种半导体结构，所要解决的技术问题是使其可在每一胞中储存多个位元成为局部捕捉电荷记忆胞结构，从而更加适于实用。

本发明的目的在于，克服现有的形成非挥发性记忆胞的方法存在的缺陷，而提供一种新的形成非挥发性记忆胞的方法，所要解决的技术问题是使其提供一种比氧化物成长制程使用较少热能的一种形成用来电性隔绝位元线与字元线的材质层的方法，从而更加适于实用。

本发明的另一目的在于，克服现有的半导体结构存在的缺陷，而提供一种使用上述形成非挥发性记忆胞的方法制成的半导体结构，所要解决的技术问题是使其可在每一胞中储存多个位元，从而更加适于实用。

本发明的再一目的在于，提供一种使用上述形成非挥发性记忆胞的方法制成的半导体结构，所要解决的技术问题是使其成为可在每一胞中储存多个位元的局部捕捉电荷记忆胞结构，从而更加适于实用。

本发明的还一目的在于，提供一种使用上述形成非挥发性记忆胞的方法制成的半导体结构，所要解决的技术问题是使其可在每一胞中储存多个位元成为局部捕捉电荷记忆胞结构，从而更加适于实用。

本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种形成非挥发性记忆胞的方法，其包括以下步骤：依序在一基底的一表面上形成一第一氧化层、一电子捕捉层、一第二氧化层、一第一导电层以及一介电层；图案化该介电层以及该第一导电层，以形成至少一组成叠层；在该至少一组成叠层上与旁边沉积一第三氧化层；相对该第二氧化层去除该第三氧化层的上段的部位，以穿过该第三氧化层暴露出该介电层的上部；去除该介电层以及剩余的该第三氧化层的上部，以使该基底的该表面上的该第三氧化层的上表面的高度与图案化的该第一导电层的上表面的高度相同；以及在图案化的该第一导电层及该第三氧化层的上表面上形成一第二导电层。

本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。

前述的形成非挥发性记忆胞的方法，其中所述的第三氧化层的沉积包括经由一高密度电浆化学气相沉积(HDP CVD)制程在该组成叠层上与旁边沉积该第三氧化层。

前述的形成非挥发性记忆胞的方法，其中所述的第三氧化层的沉积是在比需热成长该第三氧化层的温度较低的一温度下施行。

前述的形成非挥发性记忆胞的方法，其中施行该第三氧化层的沉积，以使该第三氧化层具有在1200埃～1400埃之间的厚度。

前述的形成非挥发性记忆胞的方法，其中部分该第三氧化层的上部的去除包括在一蚀刻剂溶液中浸除部分该第三氧化层的上部。

前述的形成非挥发性记忆胞的方法，其中所述的电子捕捉层包括氮化硅。

前述的形成非挥发性记忆胞的方法，其中所述的第一导电层包括掺杂多晶硅。

前述的形成非挥发性记忆胞的方法，其中所述的介电层包括氮化硅。

前述的形成非挥发性记忆胞的方法，其中所述的第二导电层包括掺杂多晶硅。

前述的形成非挥发性记忆胞的方法，其中所述的图案化步骤更包括图案化该第二氧化层、该电子捕捉层以及该第一氧化层，以形成该至少一组成叠层；以及在该至少一组成叠层上与旁边沉积该第三氧化层之前在该组成叠层旁边形成一氧化层。

本发明的目的及解决其技术问题还采用以下的技术方案来实现。

依据本发明提出一种使用形成非挥发性记忆胞的方法制成的半导体结构，这种半导体结构是局部捕捉电荷记忆胞结构，可在每一胞中储存多个位元。

依据本发明提出一种使用形成非挥发性记忆胞的方法制成的半导体结构，这种半导体结构是局部捕捉电荷记忆胞结构，可在每一胞中储存多个位元。

依据本发明提出一种使用形成非挥发性记忆胞的方法制成的半导体结构，这种半导体结构是局部捕捉电荷记忆胞结构，可在每一胞中储存多个位元。

本发明的目的及解决其技术问题还采用以下的技术方案来实现。依据本发明提出的一种形成非挥发性记忆胞的方法，其包括以下步骤：依序在一基底的一表面上形成一第一氧化层、一第一氮化层、一第二氧化层、一第一导电层以及一第二氮化层；图案化该第二氮化层以及该第一导电层，以形成至少一组成叠层；使用该至少一组成叠层作为一掺杂罩幕，以选择性注入掺杂原子到该基底的该表面中，藉以在邻接该至少一组成叠层的该基底中形成一位元线；在该组成叠层上与旁边沉积一第三氧化层；相对该第二氧化层去除该第三氧化层的上段的部位，以穿过该第三氧化层暴露出该第二氮化层的上部；去除该第二氮化层以及剩余的该第三氧化层的上部，以使该基底的该表面上的该第三氧化层的上表面的高度与图案化的该第一导电层的上表面的高度相同；以及在图案化的该第一导电层及该第三氧化层的上表面上形成一第二导电层。

本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。

前述的形成非挥发性记忆胞的方法，其中所述的第三氧化层的沉积包括经由一高密度电浆化学气相沉积(HDP CVD)制程在该组成叠层上与旁边沉积该第三氧化层。

前述的形成非挥发性记忆胞的方法，其中所述的第三氧化层的沉积是在比需热成长该第三氧化层的温度较低的一温度下施行。

前述的形成非挥发性记忆胞的方法，其中施行该第三氧化层的沉积，以使该第三氧化层具有在1200埃～1400埃之间的厚度。

前述的形成非挥发性记忆胞的方法，其中所述的第三氧化层的上段的部位的去除包括在一蚀刻剂溶液中浸除该第三氧化层的上段的部位。

前述的形成非挥发性记忆胞的方法，其中所述的第一与第二导电层包括掺杂多晶硅。

前述的形成非挥发性记忆胞的方法，其中：图案化步骤更包括图案化该第二氧化层、该第一氮化层以及该第一氧化层，以形成该至少一组成叠层；以及在该至少一组成叠层上与旁边沉积该第三氧化层之前在该组成叠层旁边形成一氧化层。

本发明的目的及解决其技术问题还采用以下的技术方案来实现。

依据本发明提出的一种使用形成非挥发性记忆胞的方法制成的半导体结构，这种半导体结构是局部捕捉电荷记忆胞结构，可在每一胞中储存多个位元。

依据本发明提出一种使用形成非挥发性记忆胞的方法制成的半导体结构，这种半导体结构是局部捕捉电荷记忆胞结构，可在每一胞中储存多个位元。

依据本发明提出一种使用形成非挥发性记忆胞的方法制成的半导体结构，这种半导体结构是局部捕捉电荷记忆胞结构，可在每一胞中储存多个位元。

本发明与现有技术相比具有明显的优点和有益效果。由以上技术方案可知，为了达到前述发明目的，本发明的主要技术内容如下：

本发明提出一种形成至少一非挥发性记忆胞的方法，包括依序在一基底的一表面上形成一第一氧化层、一电子捕捉层、一第二氧化层、一第一导电层以及一介电层，再图案化介电层以及第一导电层，以形成至少一组成叠层(component stack)。接着，在至少一组成叠层上与旁边沉积一第三氧化层。且在一较佳实施例中，图案化步骤更包括图案化第二氧化层、电子捕捉层以及第一氧化层，以形成组成叠层，而在至少一组成叠层上与旁边沉积第三氧化层之前可在组成叠层旁边形成一氧化层。

之后，相对第二氧化层去除部分第三氧化层的上部，以穿过第三氧化层暴露出介电层的上部，再去除介电层以及剩余的第三氧化层的上部，以使基底的表面上的第三氧化层的上表面的高度与图案化的第一导电层的上表面的高度相同。接着，在图案化的第一导电层及第三氧化层的上表面上形成一第二导电层。

一非挥发性记忆阵列包含于一基底的一表面中的多个间隔且平行的位元线。数个堆叠层配置于位元线上的基底表面上，其中堆叠层包含一电子捕捉层。数个间隔的字元线配置在堆叠层上，其中字元线是彼此互相平行且垂直于位元线。而非挥发性记忆阵列中的非挥发性记忆胞是用前述方法形成的。在一实行中，第三氧化层的沉积是在比需热成长第三氧化层的温度较低的一温度下施行。

经由上述可知，本发明是关于一种形成非挥发性记忆胞的方法及有此记忆胞的记忆阵列。该形成非挥发性记忆胞的方法，包括在一组成叠层上沉积一氧化层，且组成叠层具有一介电层、介电层上有一第一导电层。之后，去除部分氧化层的上部以暴露介电层，再去除介电层以及剩余的氧化层的上部，以使氧化层与第一导电层的上表面几乎是平的。接着，在第一导电层及氧化层的上表面上形成一第二导电层。在一基底表面中形成包含间隔且平行的多个位元线的一非挥发性记忆阵列。在位元线上的基底表面上有包含一电子捕捉层的数个堆叠层。在堆叠层上有数个间隔的字元线。而字元线是互相平行且垂直于位元线。

借由上述技术方案，本发明形成非挥发性记忆胞的方法及用这方法形成的半导体结构至少具有下列优点：

1、本发明形成非挥发性记忆胞的方法，可以使其源极/汲极区域中的掺杂原子不会有移动(即扩散)的趋向。

2、本发明的半导体结构可在每一胞中储存多个位元，从而更加适于实用。

3、本发明的半导体结构，是使其可在每一胞中储存多个位元的局部捕捉电荷记忆胞结构。

4、本发明的半导体结构，是使其可在每一胞中储存多个位元成为局部捕捉电荷记忆胞结构。

5、本发明的形成非挥发性记忆胞的方法，可以提供一种比氧化物成长制程使用较少热能的一种形成用来电性隔绝位元线与字元线的材质层的方法。

6、本发明的半导体结构，可在每一胞中储存多个位元，从而更加适于实用。

7、本发明的半导体结构，是使其可在每一胞中储存多个位元的局部捕捉电荷记忆胞结构。

8、本发明的半导体结构，是使其可在每一胞中储存多个位元成为局部捕捉电荷记忆胞结构。

综上所述，本发明特殊的形成非挥发性记忆胞的方法及用这方法形成的半导体结构，可形成在每一胞中储存多个位元成为局部捕捉电荷记忆胞结构，而且其源极/汲极区域中的掺杂原子不会有移动(即扩散)的趋向。其具有上述诸多的优点及实用价值，并在同类形成非挥发性记忆胞的方法及用这方法形成的半导体结构中未见有类似的设计公开发表或使用而确属创新，其不论在方法上、结构上或功能上皆有较大的改进，在技术上有较大的进步，并产生了好用及实用的效果，且较现有的形成非挥发性记忆胞的方法及用这方法形成的半导体结构具有增进的多项功效，从而更加适于实用，而具有产业的广泛利用价值，诚为一新颖、进步、实用的新设计。

上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并为了让本发明的上述和其他目的、特征和优点能更明显易懂，以下特举出较佳实施例，并配合附图，详细说明如下。

附图说明

图1是一半导体基底的剖面示意图。

图2是图1的剖面示意图。

图3是图2的剖面示意图。

图4是图3的剖面示意图。

图5是图4的剖面示意图。

图6是图5的剖面示意图。

图7是图6的剖面示意图。

图8是包括图7的局部捕捉电荷记忆胞结构的一非挥发记忆阵列的顶部平面图。

图9是图8的非挥发记忆阵列的9-9剖面的剖面示意图。

图10是图8的非挥发记忆阵列的10-10剖面的剖面示意图。

20：基底                        22、22A、22B、22C：氧化层

24、24A、24B、24C：氮化层       26、26A、26B、26C：氧化层

28、28A、28B、28C：多晶硅层     30、30A、30B、30C：氮化层

32A、32B、32C：组成叠层         33、36：氧化层

34A、34B：源极/汲极区域         34C、34D：源极/汲极区域

38：部位                        40：上段

42：多晶硅层                    44：导电层

46A：局部捕捉电荷记忆胞结构     46B：局部捕捉电荷记忆胞结构

46C：局部捕捉电荷记忆胞结构     48：非挥发记忆阵列

50：源极/汲极区域

具体实施方式

为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的形成非挥发性记忆胞的方法及有此记忆胞的记忆阵列其具体实施方式、方法、步骤、结构、特征及其功效，详细说明如后。

以下将详细描述本发明的较佳实施例，并以附图作例子。而在图示与说明书中相同或类似的标号是指相同或相似的部位。请注意图示均为简化的形成而非精确的比率。在此仅用于方便与清楚的目的而揭露的描述，即方向上的用语如上、下、前、后、左、右、等都是用来描述图示的，而非用以限定本发明。

虽然在此揭露某一实施例，但此一实施例只是用于举例而不是用来作限定。而之后的描述虽详述举例用的实例，但在本发明的精神和范围内当可作各种的更动与润饰，因此本发明的保护范围当视后附的申请专利范围所界定者为准。而且在此描述的方法与结构并没有包含完整的记忆元件制程。本发明可利用各种现有的技术来实施，在实施方式中所述的只是为了提供理解本发明之用。本发明的应用性遍及一般的半导体元件与制程。不过为说明之用，以下将描述有关一种局部捕捉电荷记忆胞结构(localizedtrapped charge memory cell structure)及其形成方法。

请参阅图1至图10所示，是目前用来描述一较佳实施例的形成局部捕捉电荷记忆胞结构的方法，以及包括此种结构的非挥发性记忆元件。图1是一半导体基底20的剖面示意图，其中具有一第一二氧化硅(氧化)层22形成在一上表面上、一氮化硅(氮化)层24形成在一第一氧化层22上、一第二氧化层26形成在氮化层24上以及一多晶质硅(多晶硅)层28形成在第二氧化层26上。

半导体基底20可以是例如一半导体晶圆(如一硅晶圆)。氧化层22、26基本上包括二氧化硅(SiO2)，且其是被成长或沉积在半导体基底20的上表面上。氮化层24基本上包括氮化硅(Si3N4)，且其是被沉积在氧化层22的一上表面上。

氧化层22、氮化层24与氧化层26形成一氧化物-氮化物-氧化物(oxide-nitride-oxide，简称ONO)结构。要储存资料的话，电子会如前述被捕捉到ONO结构的氮化层24中。而氮化层24是被氧化层22与26电性隔绝。氧化层22与26最好够厚以使被捕捉到氮化层24中的电子不能轻易穿隧过氧化层22与26。此种穿隧现象(tunneling)也许会发生在如当氧化层22与26约小于50埃厚时。在一实施例中，氧化层22是成长或沉积至约在50～100埃之间的一厚度、氮化层24是沉积至约在35～75埃之间的一厚度，而氧化层26是成长或沉积至约在50～150埃之间的一厚度。

如果氧化层26是成长在氮化层24上而不是用沉积的，则该氮化层24的某些部位会在氧化层26的形成中以约1埃的氮对2埃的氧的比率被消耗掉。因此，该氮化层24例如是沉积至一预定为35～75埃的厚度并加上约氧化层26的预定厚度的一半厚度。举例来说，如果氧化层26的预定厚度是150埃，且氮化层24的预定厚度是50埃，则氮化层24最初的沉积厚度应为125埃(50埃+75埃)。

多晶硅层28例如是利用化学气相沉积制程(CVD process)沉积在氧化层26的一上表面上。多晶硅最好被掺杂以增加其导电率。在掺杂(doping)期间，掺质原子(如磷)会被注入多晶硅中。而掺杂步骤也可经由一后续的扩散制程或离子植入制程来施行。多晶硅层28的植入掺杂可被称为「n型多晶植入(n type poly implantation)」。另外，也可以在前述的化学气相沉积制程期间临场(in-situ)掺杂多晶硅。在一实施例中，多晶硅层28是沉积至约在600～800埃之间的一厚度。

请参阅图2所示，是图1的剖面示意图，其中已在多晶硅层28的一上表面上形成一氮化层30。氮化层30基本上包括氮化硅(Si3N4)，且其是被沉积在多晶硅层28的上表面上。在一实施例中，氮化层30是沉积至约在800～2000埃之间的一厚度。

请参阅图3所示，是图2的剖面示意图，其是接续第二氮化层与多晶硅层的图案化，以在第二氧化层上形成组成叠层，以及将n型掺质原子(n+)注入半导体基底的上表面的无保护区域中。如图3所示，其是一图案化制程以及将n型掺质原子(n+)注入半导体基底20的上表面的无保护区域中。图案化氮化层30与多晶硅层28可藉由于多晶硅层28的上表面上形成并图案化一光阻材质层，以及以最终光阻图案作为蚀刻罩幕。在图示之中，图案化制程蚀刻了氮化层30与多晶硅层28的无保护部位，更在形成氧化层33以免除蚀刻伤害(etch damage)之后蚀刻了氧化层26、氮化层24以及氧化层22。

蚀刻工作例如包含有依序实施的多个蚀刻制程。举例来说，一第一蚀刻制程可以是一选择性蚀刻制程(如一干式电浆蚀刻制程)，其氮化物对多晶硅是高选择比。一第二蚀刻制程可以是一选择性蚀刻制程(如一干式电浆蚀刻制程)，其多晶硅对氧化物是高选择比。一第三蚀刻制程可以是一选择性蚀刻制程(如一干式电浆蚀刻制程)，其ONO对硅基底是高选择比。

氮化层30的图案化产生了氮化层30A-30C、多晶硅层28的图案化产生了多晶硅层28A-28C、氧化层26的图案化产生了氧化层26A-26C、氮化层24的图案化产生了氮化层24A-24C，以及氧化层22的图案化产生了氧化层22A-22C。如图3所示，堆叠的氧化层22A、氮化层24A、氧化层26A、多晶硅层28A及氮化层30A形成一组成叠层32A。该堆叠的氧化层22B、氮化层24B、氧化层26B、多晶硅层28B及氮化层30B形成一组成叠层32B。堆叠的氧化层22C、氮化层24C、氧化层26C、多晶硅层28C及氮化层30C形成一组成叠层32C。氮化层30、多晶硅层28、氧化层26、氮化层24以及氧化层22的图案化如图3所示未影响到硅基底20。

在图案化氮化层30、多晶硅层28、氧化层26、氮化层24以及氧化层22以形成组成叠层32A-32C之后，利用如一炉制程在基底上形成厚度如在约20～100埃间的氧化层33(免除蚀刻伤害用的氧化物)。在氧化制程之后，将n型掺质原子(N+)注入环绕组成叠层32A-32C的半导体基底20的上表面区域中。而n型掺质原子可以例如是磷原子，是经由化学扩散或离子植入而注入半导体基底20的上表面的无保护区域中。然后，半导体基底20可被提供一热工作以(在化学扩散后)灌入或(在离子制入之后)退火。

在n型掺质原子的注入期间，n型掺质原子会穿过氧化层33并在半导体基底20中形成埋入式源极/汲极区域34A-34D，如图3所示。该埋入式源极/汲极区域34A-34D由于可藉由组成叠层32A-32C作对准因此有其优异性。

请参阅图4所示，是图3的剖面示意图，其是接续在第二氧化层的上表面上的组成叠层上与环绕第二氧化层的上表面的区域上的一第三氧化层的沉积。如图3所示，其是接续在组成叠层32A-32C上与在组成叠层32A-32C旁的氧化层33的区域上的一氧化层36的沉积。氧化层36可经由化学气相沉积(CVD)制程沉积，且具有一较佳厚度在约1200～3000埃之间。

氧化层36较佳的是一高密度电浆(high density plasma，简称HDP)化学气相沉积(CVD)氧化层。在一适合的高密度电浆化学气相沉积制程中，半导体基底20是放置在一反应室中的一对电极之间，且分别以流速约150sccm、225 sccm、100 sccm将SiH4、O2、Ar气体通入反应室中。因此，高密度电浆化学气相沉积氧化层将在氧化层33上表面上的组成叠层32A-32C上与环绕着或在组成叠层32A-32C旁边的氧化层33的上表面区域上形成。

下述更明白，氧化层36将用以电性隔绝作为位元线的埋入式源极/汲极区域与后续形成在氧化层36上的字元线。在一较低温度下经沉积形成的氧化层36可有利于降低掺杂原子从源极/汲极区域34A-34D移动，且具有其他优点。在较其它成长氧化层36所需的温度低的一温度下沉积氧化层36可以降低在制程的一热裕度上氧化层36形成的冲击，且可能会低于制程的热裕度。如上所述，制程的热裕度可定为至少部分使先前形成的源极/汲极区域(如源极/汲极区域34A-34D)中的掺杂原子在上升的温度下有移动(即扩散)的趋向。再者，沉积的氧化层36可比一成长氧化层在厚度与没有空孔上均匀。结果，在字元线与位元线之间沉积的氧化层36可具有一较成长氧化层高的电崩溃电压(breakdown voltage)。

请参阅图5所示，是图4的剖面示意图，其是接续部分第三氧化层的上部的去除。如图5所示，其是接续部分第三氧化层36的上段40的部位38的去除。部位38的去除可经由如一氧化层36的湿式蚀刻浸除制程(wet etchdipping)来达成。湿式蚀刻浸除制程可藉由倒转半导体基底20并将氧化层36的上段40浸在一蚀刻剂溶液如氢氟酸(HF)中。而蚀刻剂溶液可例如是一稀释氢氟酸溶液，且包括一缓冲剂阻止不要的氢离子产生(如NH4F)。当上段40中的氮化层30A-30C的上缘穿过氧化层36暴露出来时，如图5所示终止去除制程。

请参阅图6所示，是图5的剖面示意图，其是接续剩余的第二氮化层以及剩余的第三氧化层的上部的去除。如图6所示，其是接续氮化层30A-30C以及剩余的氧化层36的上部40的去除。氮化层30A-30C的去除可经由如一湿式蚀刻制程(如在75℃下的热磷酸)来达成，其氮化物对氧化物的选择比被调整，以去除氮化层30A-30C以及剩余的氧化层36的上部40，而不会去除重要的氧化层36(显示在图6中)。

如图6所表示，氮化层30A-30C以及剩余的氧化层36的上部40被去除，以使半导体基底20的一表面上的氧化层36的上表面的高度(elevation)与多晶硅层28A-28C的上表面的高度大致相同。

请参阅图7所示，是图6的剖面示意图，其中在剩余的第一多晶硅层及剩余的部分第三氧化层上已形成有一第二多晶硅层，以及有一导电层形成在第二多晶硅层上，其中在此显示3局部捕捉电荷记忆胞结构。如图7所示，其中在多晶硅层28A-28C及剩余的部分氧化层36上已形成有一多晶硅层42，以及有一导电层44形成在多晶硅层42上。而多晶硅层42例如是利用化学气相沉积制程沉积在晶硅层28A-28C的上表面及剩余的部分氧化层36上。多晶硅层42与多晶硅层28A-28C之间的界面应形成欧姆接触(Ohmiccontact)而无界面污染。多晶硅层42最好被掺杂以增加其导电率。在掺杂期间，掺质原子(如磷)会被注入多晶硅中。而掺杂步骤也可经由一后续的扩散制程或离子植入制程来施行。也可以在前述的化学气相沉积制程期间临场掺杂多晶硅。

导电层44例如是一硅化金属层(metal-silicide layer)。在一实例中导电层44是一硅化钨层(WSix)。硅化金属如硅化钨通常是经由化学气相沉积制程沉积以形成导电层。

在图7中形成有3局部捕捉电荷记忆胞结构46A-46C。所有的3局部捕捉电荷记忆胞结构46A-46C包含氧化层22、氮化层24以及氧化层26。氮化层24作为3局部捕捉电荷记忆胞结构46A-46C中的一电子捕捉层。局部捕捉电荷记忆胞结构46A包括多晶硅层28A与部分源极/汲极区域34A与34B。局部捕捉电荷记忆胞结构46B包括多晶硅层28B与部分源极/汲极区域34B与34C。而局部捕捉电荷记忆胞结构46C包括多晶硅层28C与部分源极/汲极区域34C与34D。

请参阅图8所示，是包括图7的局部捕捉电荷记忆胞结构的一非挥发记忆阵列的顶部平面图，其是接续导电层与第二多晶硅层的图案化，以形成字元。如图8所示，是包括图7的局部捕捉电荷记忆胞结构46A-46C的一非挥发记忆阵列48的顶部平面图，其是接续导电层44、多晶硅层42以及多晶硅层28A-28C的图案化，以形成字元线44A、44B与44C。在图8中，3埋入式源极/汲极区域50形成图7中所示的4位元线。

图9是图8的非挥发记忆阵列48的9-9剖面的剖面示意图；以及图10是图8的非挥发记忆阵列48的10-10剖面的剖面示意图。

鉴于前述，熟悉此技艺者应可了解，本发明的方法能有助于只读记忆元件的形成，特别是具有局部捕捉电荷的只读记忆元件。前述实施例是用以提供一种范例，而非限定本发明在此种范例中。

以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的方法及技术内容作出些许的更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。