基于数字锁相环的PHS系统位同步方法及实现装置

摘要

本发明公开了一种基于数字锁相环的PHS系统位同步方法及实现该方法的装置。其中的方法，通过锁相环恢复出同步时钟，利用系统中数据同步点的恒模特性，通过平方和运算和过零检测给出同步基准信号，利用该同步基准进行位同步。装置包括：乘加器、同步基准产生器、本地同步脉冲发生器、数字环路滤波器、同步方式判决器、相位误差寄存器和同步时延补偿器。能给出准确的同步基准，适用领域较大，容错性能较好。

说明书

技术领域

本发明属于数字通信领域，具体涉及基于数字锁相环的PHS(Personal Handyphone System无线市话，即“小灵通”)系统上行位同步方法。

背景技术

在数字通信系统中，位同步是在数据解调之前的一个重要步骤，不准确的位同步，很可能会造成解调性能的下降和误码率的提高。对于采用(正交相移调制)调制方式的通信系统，以PHS系统为例，通常的同步方法是通过差分解码后计算每个采样点的信号的能量，然后根据能量最大原则来确定同步位。该方法硬件实现时所需的资源较多，而且由于差分解码中引入了两个带有噪声信号的乘法操作，不但降低了信噪比，并且往往要使用较多的码元信息来完成位同步，因此处理时延较大。

通常传统通信系统中的位同步是通过时钟恢复电路(往往采用锁相环)，恢复出同步时钟。该方法采用对输入数据实时处理的方式，不对数据进行存储，所以引入的处理时延很小。但是，由于锁相环的锁定需要一定时间，所以锁相环锁定之前的数据往往不能得到正确的解调结果。为了解决这一问题，实际的通信系统往往在发送业务数据之前发送一些时域特征很明显的已知序列，以辅助锁相环快速锁定，在PHS系统中的前缀SS+PR即是专为时钟恢复而设计的，SS+PR是周期循环的“1001”序列。

在对相关专利的检索结果进行分析后发现，在PHS系统中，常规同步方法主要有两种：一种是利用该控制字在解调后信号在同步点处的模值最大来做为同步的基准，该方法在解调时引入了两个带有噪声的乘法运算，而且在标记同步基准时要求信号的最大值，硬件实现难度大，在存在噪声的情况下对同步基准影响也较大；另一种是利用PHS协议中UW字(用户字)的相关性对其求相关，其相关峰即为同步位置，这一方法涉及求相关，硬件资源占用较大。

发明内容

本发明要解决的技术问题是提出实现容易、对同步基准影响较小，硬件占用资源也较小的位同步方法，即提出了一种利用经调制和成型滤波后数据同步点恒模特性，基于数字锁相环的PHS系统上行位同步方法，通过简单的平方和运算和过零检测给出同步基准。

在提出上述方法的基础上，本发明还提出一种实现上述方法的装置。

本发明提供的位同步方法，通过锁相环恢复出同步时钟，利用系统中数据同步点的恒模特性，通过平方和运算和过零检测给出同步基准信号，利用该同步基准进行位同步。

本发明可以包括如下步骤：

2.1首先计算经过调制和成型滤波器输出的两路正交信号I、Q的平方和S＝I²+Q²，这里假设该信号速率为符号数率的R倍(即R倍过采样数据)；

2.2对求得的平方和信号每隔R个采样点进行相减得到信号D_n＝S_n+R-S_n；

2.3对相减结果D_n做过零检测，对其过零点进行标记，得到同步基准信号；

在得到同步基准的基础上，再采取以下步骤：

3.1产生本地的同步脉冲，该脉冲频率与符号速率保持一致；同步脉冲可以通过下面的方法产生：通过一个可预置数的计数器来产生，当计数值到达其设定的最大值后输出一个宽度为一个时钟周期的高电平；

3.2对当前的过零点是否可用于同步基准进行判断：在过零点处前推个采样点，当大于设定的门限G时用后续所述的步骤进行处理(G值的选取与实际应用的环境相关，一般选取S信号最大值乘以系数k，k在0至1之间选取)，并将同步使能标记F置为有效；反之，维持恒定的同步脉冲周期，即将用于产生本地同步脉冲的计数器的预置数置回其初始值，并将使能标记F置为无效，并跳转至步骤2.1；

3.3用过零点与本地同步脉冲来共同控制两个计数器C1、C2，完成环路滤波作用，其中在过零点至下一个本地同步脉冲上升沿之间C1计数，由同步脉冲上升沿到下一个过零点之间C2计数；

3.4在每一个过零点处统计其计数值为N＝C1-C2；

3.5在每一个过零点处当同步使能标记F有效时，根据N值的正负和绝对值大小来计算预置数计数器的初值：(表示向下取整)；式中T_n为需要更新的预置数计数器初值；M为常数，一般选取2的整数次幂，如：8、16、32等值，这是为了硬件实现方便：除M以及向下取整，硬件实现中可以通过数据的右移来完成；这些值的大小直接影响跟踪的速度和稳定性；

3.6当步骤3.2中所述的同步使能标记F有效时，按下式保存累计相差： $>{{}_{}}_{}^{}$>当该标记无效时累计相差：T_n′＝T_n-1；

3.7对同步时延进行补偿，给出同步脉冲。

本发明提供用于实现位同步方法的装置包括：乘加器、同步基准产生器、本地同步脉冲发生器、数字环路滤波器、同步方式判决器、相位误差寄存器和同步时延补偿器；

所述的同步基准产生器进一步包括滑窗相减器和过零检测器；

所述的环路滤波器进一步包括正向计数器和反相计数器；

所述的同步方式判决器进一步包括门限比较器和同步开关控制器；

所述的相位误差寄存器进一步包括移位寄存器和累加器；

所述的乘加器主要负责计算PHS基站系统上行I/Q两路根生余弦滤波器输出信号的平方和；

所述的同步基准产生器将乘加器的输出进行滑窗相减，窗口的宽度与数据的过采样倍数R一致，再对相减结果的过零点进行标记，并将该信号作为同步的基准，本发明中将该基准简称为过零点信号；

所述的本地同步脉冲发生器实际上是一个有计数上限、可预置计数初值的计数器；当计数值到达计数上限时，输出一个时钟周期的高电平；同时该输出信号也作为其本身装入新的计数初值的控制信号，计数器在该信号由高到低后从新的计数初值开始计数；

所述的环路滤波器负责相位误差估计，其中正向计数器用来记录离本地同步脉冲最近的过零点到该同步脉冲之间的工作脉冲数；反向计数器用来记录同步脉冲到离其最近的过零点间的工作脉冲数；

所述的同步方式判决器根据对平方和信号幅度与门限的比较结果来决定同步方法的工作状态，超过门限时同步使能标记F有效；反之标记F为无效；

所述的相位误差寄存器在每个过零点处对，对环路滤波器估计的相位误差N按下式进行累加式中，表示向下取整数，当标记F为有效时选取较小的M值，以加快同步速度，当F无效时选取较大的M值，降低同步速度，提高抗嗓性能；考虑到硬件实现，M一般选取2的整数次幂；该相位误差寄存器的输出作为计数初值直接送给本地同步脉冲发生器，调整本地同步脉冲的相位；

所述的同步时延补偿器是用来补偿整个同步所引起的时延，该时延是固定的，主要是由本同步装置中同步基准产生器产生的基准与实际同步位置有恒定的时延所引起的；该补偿器的输出即为本同步装置输出的同步脉冲；按此同步脉冲对I/Q两路数据进行抽取即可得到同步后的数据。

本发明利用PHS系统中数据同步点的恒模特性，通过简单的平方和运算和过零检测给出了同步基准，PHS系统中用于辅助同步的控制字“SS+PR”的信号特性经过这样的处理后能够得出准确的同步基准，同时对于除了该控制字外的其他数据采用了门限控制，过零点筛选和不同工作状态下选取不同参数等方法在不影响同步速度和同步精度的前提下，提高了该方法的适用领域和容错性能。

附图说明

图1本发明的方法流程图；

图2本发明实现装置结构图；

具体实施方式

附图1是本发明的方法流程图。本发明的要点是计算用于同步基准的过零点以及利用数字锁相环的同步跟踪。其中包括了对过零点是否可用于同步基准的判断，同步工作状态的控制。

本发明所阐述的方法可按如下几个步骤实现：

第一步(101)，计算I/Q两路PHS基站上行经过成型滤波器信号的平方和S＝I²+Q²，这里假设该信号速率为符号数率的R倍(即R倍过采样数据)。

第二步(102)，对求得的平方和信号每隔R个采样点进行相减得到信号D_n＝S_n+R-S_n。

第三步(103)，对相减结果D_n做过零检测，对其过零点进行标记，得到同步基准。

第四步(104)，产生本地的同步脉冲，该脉冲频率与符号速率保持一致。同步脉冲通过下面的方法产生：通过一个可预置数的计数器来产生，当计数值到达其设定的最大值后输出一个宽度为一个时钟周期的高电平。

第五步(105)，过零点与本地同步脉冲来共同控制两个计数器C1、C2，完成环路滤波作用，其中在过零点至下一个本地同步脉冲上升沿之间C1计数，由同步脉冲上升沿到下一个过零点间C2计数。

第六步(106)，在每一个过零点处统计其计数值为N＝C1-C2。

第七步(107)，对当前的过零点是否可用于同步基准进行判断：在过零点处前推个采样点，当大于门限G时用后续所述的步骤进行处理(G值的选取与实际应用的环境相关，一般选取S信号最大值乘以系数k，k在0至1之间选取)，并将同步使能标记F置为有效；反之，维持恒定的同步脉冲周期，即将用于产生本地同步脉冲的计数器的预置数置回其初始值，这时需要将使能标记F置为无效。

第八步(108)，当同步使能标记F有效时，根据N值的正负和绝对值大小来计算预置数计数器的初值：(表示向下取整)；式中T_n为需要更新的预置数计数器初值，M为常数。

第九步(109)，当步骤五中所述的同步使能标记F有效时，按下式保存累计相差： $>{{}_{}}_{}^{}$>当该标记无效时累计相差：T_n′＝T_n-1。

第十步(110)，补偿整个同步处理时延，给出同步脉冲。

附图2是本发明所提供的同步实现装置构成图。输入信号输入乘加器21，再依次送入同步基准产生器22中的滑窗相减器221和过零检测器222；另一方面由本地同步脉冲发生器23产生本地同步脉冲，该信号和过零检测器222联合来控制环路滤波器24中正向计数器241和反向计数器242的计数，在每个过零点处将各自计数值送至相减器243得到相位误差。同步方式判决器25根据滑窗相减器221与门限比较的大小来控制相位误差寄存器26中移位寄存器261以及累加器262对相位误差信号的处理方式。累加器的输出送至同步时延补偿器27，再送至本地同步脉冲发生器23，由其送出最终的同步脉冲。

本发明利用恒模特性基于数字锁相环的PHS系统上行位同步方法，方法独特、新颖，所述的实现简单、仿真实现的成本低廉、开发技术风险小。本发明具有以下特点：

1、在PHS基站系统中所处的位置位于差分解码之前，由于不需要经过差分解调，因而避免了引入两个带有噪声信号的乘法操作。

2、通过一个计数器组来完成数字锁相环(DPLL)的鉴相以及环路滤波功能从而控制数控振荡器(NCO)来完成本地同步脉冲的相位调整，达到与信号同步的目的，实现简单。

3、本方法利用PHS基站上行系统中SS+PR控制字的特性而设计，但由于方法本身通过对数据本身特性的筛选，使得该方法可以在整个通信过程中一直工作，进一步保证了跟踪精度，避免了由于SS+PR控制子太短而影响同步效果。

4、本方法所涉及的控制信号由其自己产生，再时序配合上比一般受控于其他信号的方法要简单。

5、本方法的设计非常便于硬件实现，占用资源小。

总之，采用本发明提供的方法和实现，不仅提高PHS基站上行系统的同步精度，而且结构简单、非常便于硬件实现，模型可以扩展到其他采用QPSK调制方式的通信系统中。